第21章門(mén)電路和組合邏輯電路

117三月2023第二十一章門(mén)電路和組合邏輯電路

數(shù)字電路在數(shù)字計(jì)算機(jī)、數(shù)字控制數(shù)據(jù)采集和處理、數(shù)字通訊等領(lǐng)域獲得廣泛應(yīng)用。這主要基于以下優(yōu)點(diǎn)：（1）抗干擾（0和1易于區(qū)別）；（2）高精度（憑借提高數(shù)字信號(hào)的位數(shù)）；（3）便于儲(chǔ)存和讀?。唬?）基本電路結(jié)構(gòu)簡(jiǎn)單，適合集成和系列化生產(chǎn)。

從本章開(kāi)始，轉(zhuǎn)入數(shù)字電路。與模擬信號(hào)不同，數(shù)字信號(hào)的幅度并非連續(xù)變化，通常只有兩種狀態(tài)（如：電位的高與低，電流的有與無(wú)等），用符號(hào)“0”和“1”表示。將0和1按時(shí)間先后組成一定的系列，即可表征各種信息。產(chǎn)生和處理數(shù)字信號(hào)的電路，統(tǒng)稱(chēng)數(shù)字電路。217三月2023§21-1脈沖信號(hào)實(shí)際中的脈沖矩形波為：在數(shù)字電路中，所處理的信號(hào)是脈沖的，脈沖是一種躍變信號(hào)，常見(jiàn)的是矩形波或尖頂波.317三月2023一、脈沖信號(hào)的參數(shù):（1）脈沖幅度A:脈沖信號(hào)變化的最大值。（2）脈沖前沿tr：從脈沖幅度的10%上升到90%所需的時(shí)間。（3）脈沖后沿tf：從脈沖幅度的90%下降到10%所需的時(shí)間。（4）脈沖寬度tp：從脈沖前沿幅度的50%到后沿50%所需的時(shí)間。（5）脈沖周期T：脈沖幅度的10%兩點(diǎn)之間的時(shí)間間隔。（6）脈沖頻率f：?jiǎn)挝粫r(shí)間的脈沖數(shù)，f=1/T。A0.9A0.1A0.5AtrtptfT417三月2023

脈沖信號(hào)有正和負(fù)之分。如果脈沖躍變后的值比初始值高，則為正脈沖；反之，則為負(fù)脈沖。03V0-3V正脈沖負(fù)脈沖3V00-3V二、正脈沖和負(fù)脈沖517三月2023

晶體管不僅具有放大作用，而且還具有開(kāi)關(guān)作用。在數(shù)字電路中就是利用晶體管的開(kāi)關(guān)作用。

如前所述，我們可以根據(jù)UCC和RC作出直流負(fù)載線，負(fù)載線與晶體管輸出特性曲線的交點(diǎn)就是靜態(tài)工作點(diǎn)，工作點(diǎn)的位置由偏流IB確定。由于工作點(diǎn)的位置不同，晶體管有三種工作狀態(tài)。一、放大狀態(tài)

1、發(fā)射結(jié)正偏，集電結(jié)反偏

UCE=UCC-RCIC成立

2、IC=βIB成立§21-2晶體管的開(kāi)關(guān)作用617三月2023三、截止?fàn)顟B(tài)1、發(fā)射結(jié)和集電結(jié)都反偏2、一般UBE<0.5V時(shí)就截止，為了可靠一般加反壓。IB=0，IC=ICEO≈0，UCE=VCC二、飽和狀態(tài)1、發(fā)射結(jié)正偏，集電結(jié)正偏。2、飽和條件：717三月2023一、門(mén)電路的基本概念所謂“門(mén)”就是一種開(kāi)關(guān)，在一定條件下它能允許信號(hào)通過(guò)，條件不滿足，信號(hào)就通不過(guò)。因此，門(mén)電路的輸入信號(hào)與輸出信號(hào)之間存在一定的邏輯對(duì)應(yīng)關(guān)系，所以門(mén)電路又稱(chēng)為邏輯門(mén)電路基本門(mén)有：“與門(mén)”

“或門(mén)”

“非門(mén)”§21-3分立元件門(mén)電路817三月2023真值表：“與門(mén)”的邏輯電路ABF000010100111邏輯表達(dá)式：F=AB1、“與門(mén)”設(shè)開(kāi)關(guān)通為“1”，斷為“0”

燈亮為“1”，燈暗為“0”&ABFABF+-917三月20232、“或門(mén)”設(shè)開(kāi)關(guān)通為“1”，斷為“0”

燈亮為“1”，燈暗為“0”真值表：“或門(mén)”邏輯門(mén)電路ABF000011101111邏輯表達(dá)式：F=A+BABF+-1017三月20233、“非門(mén)”真值表：“非門(mén)”邏輯門(mén)電路邏輯表達(dá)式：AF0110設(shè)開(kāi)關(guān)通為1，斷為0

燈亮為1，燈暗為0AF+-1117三月2023

在數(shù)字電路中，這些門(mén)電路都是由半導(dǎo)體元件組成的，而不是用有觸點(diǎn)的開(kāi)關(guān)。門(mén)電路的輸出和輸入都有兩種狀態(tài)，高電平和低電平，分別用“1”和“0”表示，稱(chēng)為正邏輯系統(tǒng)。

如用“0”表示高電平，“1”表示低電平，稱(chēng)為負(fù)邏輯。

本書(shū)中在無(wú)特別說(shuō)明時(shí)，都使用正邏輯系統(tǒng)。1217三月2023二、二極管“與門(mén)”電路1、電路和符號(hào)DADBDCRABCF+12VABCF&電路符號(hào)74LS0874LS09等1317三月20232、工作原理有低出低，全高出高DADBDCRABCF+12VABCF00000010010001101000101011001111真值表：3、表達(dá)式和真值表

F=ABC1417三月2023三、二極管“或門(mén)”電路1、電路和符號(hào)DADBDCRABCF-12V電路符號(hào)74LS32ABCF≥11517三月20232、工作原理有高出高，全低出低DADBDCRABCF-12V真值表：3、表達(dá)式和真值表

F=A+B+CABCF000000110101011110011011110111111617三月2023四，三極管“非門(mén)”電路1、電路和符號(hào)A-VBBR1R2RC+VCCF3、表達(dá)式和真值表AF1AF01102、工作原理真值表：1717三月2023A-VBBR1R2RC+VCCF1DADBDCRABCF0+12V二極管“與門(mén)”電路三極管“非門(mén)”電路“與非”門(mén)二極管-三極管組合“與非門(mén)”電路實(shí)際上，可以將二極管“與”門(mén)和三極管“非”門(mén)組合在一起而構(gòu)成“與非”門(mén)。1817三月2023五、導(dǎo)出邏輯門(mén)電路1、“與非”門(mén)(74LS00,74LS20等）ABCF&F=ABC2、“或非”門(mén)(74LS02,74LS27等)F=A+B+CABCF≥1有高出低，全低出高有低出高，全高出低1917三月20234、“異或”門(mén)3、“與或非”(74LS50-55,74LS64)=1ABFABCF&&D≥1F=AB+CDABF000011101110F=AB邏輯式真值表：2017三月2023已知波形，畫(huà)出輸出波形。F1=ABCF2=A+B+CF3=ABCF4=A+B+CABF1CF2F3F4例2117三月2023作業(yè)：P299，21-1、21-2、21-3、21-4思考題：邏輯運(yùn)算中的“1”和“0”是否表示兩個(gè)數(shù)字？邏輯加法運(yùn)算和算術(shù)加法運(yùn)算有何不同？2217三月2023ABCF&F=ABCF=A+B+CABCF≥1AF1ABCF&F=ABCF=A+B+CABCF≥1=1ABFF=AB2317三月2023§21-4TTL門(mén)電路

門(mén)電路是邏輯門(mén)電路的簡(jiǎn)稱(chēng)，包含：與門(mén)、或門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)等等，是構(gòu)成數(shù)字電路最基本單元電路。常用的集成門(mén)電路分為兩大類(lèi)：TTL和CMOS。TTL為T(mén)ransistor-Transistor-Logic(晶體管-晶體管-邏輯）的簡(jiǎn)稱(chēng)。CMOS為Complementary-Metal-Oxide-Semiconductor(互補(bǔ)對(duì)稱(chēng)-金屬-氧化物-半導(dǎo)體）的簡(jiǎn)稱(chēng)。

本節(jié)重點(diǎn)討論基本型門(mén)電路TTL，下節(jié)重點(diǎn)討論基本型門(mén)電路CMOS。2417三月2023一、TTL“與非”門(mén)電路(74LS00,74LS20……)ABCFTTL“與非”門(mén)電路及其圖形符號(hào)R1R4R3R2R57503K3601003K+5VABCFT1T3T2T5T42517三月2023(1)輸入端不全為“1”→輸出為“1”F=ABCABCF00010011010101111001101111011110R1R4R3R2R57503K3601003K+5VABCFT1T3T2T5T42、工作原理：(2)輸入端全為“1”→輸出為“0”2617三月202374LS20（4輸入2門(mén)）（T063）74LS00（2輸入4門(mén)）（T065）1234567891011121314&&&&12345678910111213142717三月2023二、主要參數(shù)1.輸出高電平電壓UOH和輸出低電平電壓UOL14320123Ui(V)Uo(V)ABCDEUNLUILUOFFUONUIHUNHAB段的電壓為輸出高電平電壓UOH，DE段的電壓為輸出低電平電壓UOL。對(duì)通用的TTL“與非”門(mén)電路

UOH2.4V,UOL0.4V

。2.噪聲容限電壓UNL

為低電平噪聲容限電壓

UNL=UOFF-UILUNH

為高電平噪聲容限電壓

UNH=UIN-UON噪聲容限電壓是說(shuō)明門(mén)電路抗干擾能力的參數(shù)，對(duì)通用的TTL“與非”門(mén)電路UNL=0.5V,UNH=1.1V

。2817三月20233.扇出系數(shù)N0一個(gè)“與非”門(mén)能帶同類(lèi)門(mén)的最大數(shù)目，它表示帶負(fù)載能力。對(duì)TTL“與非”門(mén)，N08。4.平均傳輸延遲時(shí)間tpd輸入上升沿的50%至輸出下降沿50%之間的間隔為上升延遲時(shí)間tpd1，輸入下降沿的50%至輸出上升沿50%之間的間隔為下降延遲時(shí)間tpd2。它們的平均值稱(chēng)為平均傳輸延遲時(shí)間tpd。5.輸入高電平電流IIH和輸入低電平電流IIL

IIH

50μA,IIL

1.6mA

。2917三月2023三、三態(tài)輸出“與非”門(mén)電路R1R4R3R2R57503K3601003K+5VABEFT1T3T2T5T4電

路

圖3017三月2023當(dāng)E=1時(shí)，F(xiàn)=AB三態(tài)門(mén)的圖形符號(hào)邏輯功能ENABEF&當(dāng)E=0時(shí)，不管AB為何值F為高阻狀態(tài)

三態(tài)輸出“與非”門(mén)電路主要用途是可以實(shí)現(xiàn)用一根導(dǎo)線輪流傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)，如圖所示，這根導(dǎo)線稱(chēng)為總線。這種用總線來(lái)傳送數(shù)據(jù)或信號(hào)的方法，在計(jì)算機(jī)中被廣泛采用。ENA2B2E2&ENA3B3E3&ENA1B1E1&四、三態(tài)門(mén)的應(yīng)用1、數(shù)據(jù)選擇器，如8選1，

74LS251，16腳2、鎖存器，如8D鎖存器74LS3733、總線收發(fā)器（如74LS242等）3217三月2023§21-5MOS門(mén)電路一、MOS門(mén)電路簡(jiǎn)介：NMOS，PMOS，CMOSMOS場(chǎng)效用管集成電路雖然出現(xiàn)較晚，但由于具有制造工藝簡(jiǎn)單集成度高功耗低抗干擾能力強(qiáng)等優(yōu)點(diǎn)，所以發(fā)展很快，更便于向大規(guī)模集成電路發(fā)展。它的主要缺點(diǎn)是工作速度較低。3317三月2023二、NMOS門(mén)電路：1、NMOS“非”門(mén)電路（反相器）NMOS“非”門(mén)電路FT1AT2+UDD3417三月2023T1T3T2BAF+UDDF=AB2、NMOS“與非”門(mén)電路3517三月20233、NMOS“或非”門(mén)電路T1T3T2BAF+UDD注意：輸入端管腳不能懸空！F=A+B3617三月2023NMOS的缺點(diǎn)：T1、T2可同時(shí)導(dǎo)通。只靠工藝的不同使RT2>>RT1，為了解決這一問(wèn)題采用了CMOS。FT1AT2+UDD3717三月2023二、CMOS門(mén)電路1、CMOS“非”門(mén)CMOS“非”門(mén)AFT1T2+UDDF=A3817三月20232、CMOS“與非”門(mén)T1T3T2BAF+UDDF=AB3917三月20233、CMOS“或非”門(mén)T1T3T2BAF+UDDT4F=A+B4017三月2023§21-6邏輯代數(shù)一、邏輯代數(shù)運(yùn)算法則

邏輯代數(shù)也稱(chēng)布爾代數(shù)，它是分析與設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。他雖然和普通代數(shù)一樣也用字母（A、B、C等）表示變量，但變量的取值只有“1”和“0”兩種，所謂邏輯“1”和邏輯“0”。他們不是數(shù)學(xué)符號(hào)，而是代表兩種相反的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，不是數(shù)量關(guān)系，這是它與普通代數(shù)本質(zhì)上的區(qū)別。

邏輯代數(shù)只有邏輯乘（“與”運(yùn)算）、邏輯加（“或”運(yùn)算）和求反（“非”運(yùn)算）三種基本運(yùn)算。4117三月2023基本運(yùn)算法則1、0A=02、1A=A3、AA=A5、0+A=A6、1+A=17、A+A=A4、8、9、4217三月2023交換律10、AB=BA11、A+B=B+A結(jié)合律12、ABC=(AB)C=A(BC)13、A+B+C=A+(B+C)=(A+B)+C分配律14、A(B+C)=AB+AC15、A+BC=(A+B)(A+C)證：(A+B)(A+C)=AA+AC+AB+BC=A+AC+AB+BC=A(1+C+B)+BC=A+BC4317三月2023吸收律16、A（A+B）=A17、18、A+AB=A19、證：20、21、由分配律4417三月2023反演律（摩根定律）22、23、證：（用真值表證明）00111111ABAB

ABA+BA+BAB1001110001101100110000004517三月2023例應(yīng)用邏輯代數(shù)推證下試。證：原式=（由摩根定律）證：原式右邊=邏輯函數(shù)的化簡(jiǎn)見(jiàn)講解4617三月2023分析和綜合邏輯電路，需要討論它的輸出變量與輸入變量之間的關(guān)系。邏輯函數(shù)可用下列三種方法表示：邏輯表達(dá)式、邏輯狀態(tài)表和邏輯圖。1、組合邏輯電路的分析

已知邏輯圖寫(xiě)邏輯式化簡(jiǎn)或變換列邏輯狀態(tài)表分析邏輯功能§21-7組合邏輯電路的分析和綜合4717三月2023例：分析下圖的邏輯功能解：G1XG4FG3ZG2YAB（1）由邏輯圖寫(xiě)出邏輯式G1門(mén)G2門(mén)G3門(mén)G4門(mén)4817三月2023（2）由邏輯式列出邏輯狀態(tài)表寫(xiě)出邏輯狀態(tài)的各種組合，而后根據(jù)邏輯式列邏輯狀態(tài)表。ABF000101011110（3）分析邏輯功能

當(dāng)輸入A、B不相同時(shí)輸出為“1”；否則，輸出為“0”?！爱惢颉遍T(mén)=14917三月20232、組合邏輯電路的綜合

已知邏輯要求列邏輯狀態(tài)表寫(xiě)邏輯式化簡(jiǎn)或變換畫(huà)邏輯圖例：試設(shè)計(jì)一邏輯電路供三人（A、B、C）表決使用。每人有一電鍵，如果他贊成，就按電鍵，表示“1”；如果不贊成，不按電鍵表示“0”。表決結(jié)果用指示燈表示，如果多數(shù)贊成，則指示燈亮，F(xiàn)=1；反之則不亮，F(xiàn)=0。（1）由題意列出邏輯狀態(tài)表注意：輸入為A、B、C有八種組合。解5017三月2023（2）由邏輯狀態(tài)表寫(xiě)出邏輯式a、取F=1列邏輯式ABC0000F0010010001111000101111011111邏輯狀態(tài)表b、對(duì)每一種組合，輸入變量都是“與”的邏輯關(guān)系。如果輸入變量為“1”，則取輸入變量本身（如A）；如果輸入變量為“0”，則取其反量（如A）。而后取乘積項(xiàng)。5117三月2023c、各種組合之間，是或的邏輯關(guān)系，故取以上各乘積項(xiàng)之和。由此，可寫(xiě)出邏輯式：（3）變換和化簡(jiǎn)邏輯式（4）由邏輯式畫(huà)出邏輯圖5217三月2023

在集成電路中，與非門(mén)作為基本元件之一。試用與非門(mén)構(gòu)成邏輯圖。11ABFCCBAF5317三月2023§21-8.加法器

在數(shù)字系統(tǒng)中，尤其是在計(jì)算機(jī)的數(shù)字系統(tǒng)中，二進(jìn)制加法器是它的基本部件之一。一、二進(jìn)制在數(shù)字電路中，為了把電路的兩種狀態(tài)（“1”態(tài)和“0”態(tài)）和數(shù)碼對(duì)應(yīng)起來(lái)，常采用二進(jìn)制。二進(jìn)制只有0和1兩個(gè)數(shù)碼。二進(jìn)制的進(jìn)位規(guī)則是“逢二進(jìn)一”，即1+1=10，其中0是20位數(shù)，1是21位數(shù)因此可以寫(xiě)為也就是二進(jìn)制是以2為底的記數(shù)體制。這樣就可以將任何一個(gè)二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。如果要將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)怎么辦？5417三月2023d4、d3、d2、d1、d0分別為相應(yīng)位的二進(jìn)制數(shù)碼1或0。求法如下：2914731022222………余1(d0)………余0(d1)………余1(d2)………余1(d3)………余1(d4)

注意:二進(jìn)制加法運(yùn)算同邏輯加法運(yùn)算的含義是不同的。前者是數(shù)的運(yùn)算，而后者表示邏輯關(guān)系。二進(jìn)制加法為1+1=10，而邏輯加則為1+1=15517三月2023二、半加器所謂“半加”，就是只求本位的和，暫不管低位送來(lái)的進(jìn)位數(shù)，即ABC

S000

0010

1100

1111

0其中A和B都是加數(shù)S是本位相加之和(半加數(shù))C是產(chǎn)生的進(jìn)位數(shù)半加邏輯狀態(tài)表由邏輯狀態(tài)表可寫(xiě)出邏輯式：由邏輯式可畫(huà)出邏輯圖，SAB1C=1&ABSCC0ABSC半加器邏輯圖(a)半加器圖形符號(hào)半加器邏輯圖(b)5717三月2023

三、全加器當(dāng)多位數(shù)相加時(shí)，半加器可用于最低位求和，并給出進(jìn)位數(shù)，第二位的相加有兩個(gè)待加數(shù)A和B，還有一個(gè)來(lái)自前面的進(jìn)位數(shù)Ci-1，這三個(gè)數(shù)相加得出本位和數(shù)（全加和數(shù)）S和進(jìn)位數(shù)Ci，這種就是全加。AiBiCi-1CiSi0000000101010010111010001110101011011111全加邏輯狀態(tài)表5817三月2023C0AiBiSiCiC01Ci-1CiC0AiBiSiCiCi-1全加器邏輯圖全加器圖形符號(hào)5917三月2023C0CiA3B3S3C3C0CiC2C0CiC1C0CiC0S2S1S0A2B2A1B1A0B01101001001111111例計(jì)算1101結(jié)果為1101=110106017三月2023§21-9編碼器

用數(shù)字或某種文字和符號(hào)來(lái)表示某一對(duì)象或信號(hào)的過(guò)程，稱(chēng)為編碼。

數(shù)字電路中，一般用的是二進(jìn)制編碼。二進(jìn)制只有0和1兩個(gè)數(shù)碼，可以把若干個(gè)0和1按一定規(guī)律編排起來(lái)組成不同的代碼（二進(jìn)制數(shù)）來(lái)表示某一對(duì)象或信號(hào)。一位二進(jìn)制代碼有0和1兩種，可以表示兩個(gè)信號(hào)。n位二進(jìn)制代碼有2n種，可以表示2n個(gè)信號(hào)。這種二進(jìn)制編碼在電路上容易實(shí)現(xiàn)。6117三月2023輸入

輸出CBAY00

00Y10

01Y20

10Y30

11Y41

00Y51

01Y61

10Y71

11一、二進(jìn)制編碼器

二進(jìn)制編碼器是將某種信號(hào)編成二進(jìn)制代碼的電路。例如：&C&B&AY71Y61Y51Y41Y31Y21Y11三位二進(jìn)制編碼器6317三月2023設(shè)計(jì)編碼器的過(guò)程如下1.確定二進(jìn)制代碼的位數(shù)對(duì)于m個(gè)狀態(tài)進(jìn)行編碼，則m2n。n為整數(shù)。2.列編碼表將待編碼的狀態(tài)量用對(duì)應(yīng)的二進(jìn)制代碼進(jìn)行定義(這種對(duì)應(yīng)關(guān)系是人為的)，并形成表格。一般采用的方案都應(yīng)是便于記憶的。3.由編碼表寫(xiě)出邏輯式寫(xiě)出各輸出量對(duì)應(yīng)于輸入量的邏輯關(guān)系式。4.由邏輯式畫(huà)出邏輯圖一般情況下都用“與非”門(mén)構(gòu)成邏輯圖，故常將邏輯式轉(zhuǎn)化成“與非”-“與非”形式的邏輯式。&C&BY71Y61Y51Y41Y31Y21Y11Y81Y91&D&A8421碼編碼器6517三月2023§21-10譯碼器和數(shù)值顯示譯碼和編碼的過(guò)程相反。譯碼是將輸入二進(jìn)制代碼按其編碼的原意譯成對(duì)應(yīng)的信號(hào)輸出。譯碼過(guò)程大致如下：列出譯碼器的狀態(tài)表；由狀態(tài)表寫(xiě)出邏輯表達(dá)式；由邏輯式畫(huà)出邏輯圖。輸入

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