AlteraCPLDFPGA輕松入門與開發(fā)實(shí)例第4章

AlteraCPLDFPGA輕松入門與開發(fā)實(shí)例第4章(4)第一頁，共24頁。第4章 Altera開發(fā)工具的使用QUARTUSII集成開發(fā)環(huán)境4.1

設(shè)計(jì)工程設(shè)置和約束4.2設(shè)計(jì)綜合及布局布線4.3仿真及時(shí)序分析4.4第二頁，共24頁。4.1QUARTUSII集成開發(fā)環(huán)境4.1.1概述4.1.2QUARTUSII的安裝4.1.3QUARTUSII10.0圖形用戶界面介紹第三頁，共24頁。QuartusII開發(fā)軟件是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計(jì)輸入到器件編程的全部功能。QuartusII可以產(chǎn)生并識別通用的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件，為其他EDA工具提供了方便的接口，可以在QuartusII集成環(huán)境中自動運(yùn)行其他EDA工具。1概述第四頁，共24頁。2QUARTUSII的安裝（1）雙擊安裝文件，指定解壓路徑，例如E:\Altera。第五頁，共24頁。2023/4/15機(jī)械工業(yè)出版社Page62QUARTUSII的安裝（2）在軟件最終用戶許可協(xié)議中選中同意項(xiàng)，單擊next按鈕，打開安裝路徑選擇對話框，在第一欄中輸入相應(yīng)的安裝路徑。

第六頁，共24頁。2023/4/15機(jī)械工業(yè)出版社Page72QUARTUSII的安裝（3）對所有項(xiàng)目都進(jìn)行選擇后，會出現(xiàn)安裝總結(jié)對話框，顯示安裝路徑、所選器件等信息，確認(rèn)后單擊next按鈕。會出現(xiàn)提示安裝完成，單擊按鈕確認(rèn)安裝完成。

第七頁，共24頁。2023/4/15機(jī)械工業(yè)出版社Page84.2設(shè)計(jì)工程設(shè)置和約束4.2.1使用AssignmentEditor4.2.2使用PinPlanner4.2.3使用Settings對話框第八頁，共24頁。1使用AssignmentEditor以下步驟描述使用AssignmentEditor進(jìn)行分配的基本流程：(1)打開AssignmentEditor。(2)在Category欄中選擇相應(yīng)的分配類別。(3)在NodeFilter欄中指定相應(yīng)的節(jié)點(diǎn)或?qū)嶓w，或使用NodeFinder對話框查找特定的節(jié)點(diǎn)或?qū)嶓w。(4)在當(dāng)前設(shè)計(jì)分配的電子表格中，添加相應(yīng)的分配信息。第九頁，共24頁。2使用PinPlanner默認(rèn)狀態(tài)下，PinPlanner顯示未分配引腳的列表，包括節(jié)點(diǎn)名稱列、方向和類型；器件封裝視圖；已分配引腳列表，包括節(jié)點(diǎn)名稱列、引腳位置和I/O塊。還可以通過將UnassignedPins表中的一個(gè)或多個(gè)引腳拖至封裝圖中的可用引腳或I/O塊來進(jìn)行引腳分配。在AssignedPins表中，可以濾除節(jié)點(diǎn)名稱、改變I/O標(biāo)準(zhǔn)，指定保留引腳的選項(xiàng)。第十頁，共24頁。

可以使用Settings對話框(Assignments菜單)為的工程指定分配和選項(xiàng)。可以設(shè)置一般工程范圍的選項(xiàng)以及綜合、適配、仿真、和時(shí)序分析選項(xiàng)。

3使用Settings對話框第十一頁，共24頁。4.3

設(shè)計(jì)綜合及布局布線4.3.1設(shè)計(jì)綜合4.3.2布局布線第十二頁，共24頁。1設(shè)計(jì)綜合

使用Compiler的QuartusIIAnalysis&Synthesis模塊分析設(shè)計(jì)文件，建立工程數(shù)據(jù)庫。Analysis&Synthesis使用QuartusIIIntegratedSynthesis綜合Verilog(.v)或者VHDL設(shè)計(jì)文件(.vhd)。根據(jù)需要可以使用其它EDA綜合工具綜合VerilogHDL或VHDL設(shè)計(jì)文件，然后生成QuartusII軟件使用的EDIF網(wǎng)表文件(.edf)或者VerilogQuartusMappingFile(.vqm)。第十三頁，共24頁。1設(shè)計(jì)綜合

可以在包含Analysis&Synthesis模塊的QuartusII軟件中啟動完整編譯，也可以單獨(dú)啟動Analysis&Synthesis。QuartusII軟件還允許在不運(yùn)行Analysis&Synthesis的情況下，進(jìn)行Analysis&Elaboration，檢查設(shè)計(jì)的語法錯(cuò)誤。第十四頁，共24頁。2PLD設(shè)計(jì)流程PLD的開發(fā)流程一般包括設(shè)計(jì)定義、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級仿真以及芯片編程與調(diào)試等主要步驟。第十五頁，共24頁。2布局布線第十六頁，共24頁。

4.4

仿真及時(shí)序分析4.4.1仿真4.4.2時(shí)序分析第十七頁，共24頁。1仿真

新的QuartusII軟件不再提供自帶的仿真器（Simulator），因此要使用EDA仿真工具對設(shè)計(jì)進(jìn)行功能與時(shí)序仿真。使用NativeLink功能，可以讓QuartusII軟件編譯設(shè)計(jì)，生成相應(yīng)的輸出文件，然后使用EDA仿真工具自動進(jìn)行仿真。當(dāng)然也可以在編譯之前或編譯之后，在QuartusII軟件中手動運(yùn)行EDA仿真工具進(jìn)行功能仿真或時(shí)序仿真。功能仿真可以在設(shè)計(jì)流程中的任何階段進(jìn)行。時(shí)序仿真則必須在編譯之后才能進(jìn)行。第十八頁，共24頁。2時(shí)序分析（1）啟動沿（Launch）和鎖存沿（Latch）第十九頁，共24頁。2時(shí)序分析（2）數(shù)據(jù)到達(dá)時(shí)間：時(shí)鐘啟動沿使數(shù)據(jù)從源寄存器到達(dá)目的寄存器D輸入引腳的時(shí)間第二十頁，共24頁。2時(shí)序分析（3）時(shí)鐘到達(dá)時(shí)間：時(shí)鐘到達(dá)寄存器時(shí)鐘引腳的時(shí)間第二十一頁，共24頁。2時(shí)序分析（4）數(shù)據(jù)要求信號