數(shù)字邏輯電路基礎(chǔ)和開關(guān)代數(shù)

數(shù)字邏輯電路基礎(chǔ)和開關(guān)代數(shù)第一頁，共三十七頁，編輯于2023年，星期三一.本章的預(yù)備性知識(shí)

1.晶體二極管和它的單方向?qū)щ娞匦?/p>

2.

晶體三極管與反相器電路

3.兩種最基本的門電路：與非門，或非門

4.邏輯運(yùn)算與數(shù)字邏輯電路

5.邏輯功能的表示和等效電路

6.真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系

7.邏輯運(yùn)算的基本定理、常用公式和邏輯化簡

8.三態(tài)門電路第二頁，共三十七頁，編輯于2023年，星期三晶體二極管及其單方向?qū)щ娞匦?/p>

通常情況下，可把一些物體劃分成導(dǎo)體（雙向?qū)щ姡┖徒^緣體（不導(dǎo)電）兩大類。在這兩類物體的兩端有電壓存在時(shí)，會(huì)出現(xiàn)有電流流過或無電流流過物體的兩種不同情形。人們也可以制作出另外一類物體，使其同時(shí)具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向，當(dāng)在一個(gè)方向上有正的電壓（例如0.7V）存在時(shí)，可以允許電流流過（如圖所示），此時(shí)該物體表現(xiàn)出導(dǎo)體的特性；而在相反的方向上施加一定大小的電壓時(shí)，該物體中不會(huì)產(chǎn)生電流，表現(xiàn)出絕緣體的的特性，即該物體只能在單個(gè)方向上導(dǎo)電，這樣的物體被稱為半導(dǎo)體。制作出的器件被稱為二極管。

電流i+-第三頁，共三十七頁，編輯于2023年，星期三二極管的內(nèi)部結(jié)構(gòu)及其開關(guān)特性絕緣體和導(dǎo)體不同的導(dǎo)電特性是由于它們不同的原子結(jié)構(gòu)特性造成的。通過在絕緣材料中有控制地?fù)郊舆M(jìn)少量的導(dǎo)電物質(zhì)，可以使得到的材料有一定的導(dǎo)電特性。例如在4價(jià)的硅材料（每個(gè)原子核周圍有4個(gè)電子）中摻雜進(jìn)少量5價(jià)的金屬材料形成N型材料，或者摻雜進(jìn)少量3價(jià)的金屬材料形成P型材料，使新得到的材料中總的原子核數(shù)量與電子的數(shù)量不滿足1:4的關(guān)系，N型材料中形成有極少量的帶負(fù)電荷的多余電子，P型材料中缺少極少量的電子（反過來稱為有極少量的帶正電的空穴），這些電子和空穴可以成為導(dǎo)電的載流子。當(dāng)把這樣的兩種材料結(jié)合在一起時(shí)，就表現(xiàn)出在單個(gè)方向?qū)щ姷奶匦裕@就是半導(dǎo)體，做成器件就是二極管。當(dāng)P型材料一端（稱為二極管的正極）有比N型材料一端（稱為二極管的負(fù)極）高0.7伏的電壓時(shí)，就會(huì)產(chǎn)生從正極流向負(fù)極的電流，小的反向電壓則不會(huì)產(chǎn)生電流。第四頁，共三十七頁，編輯于2023年，星期三2.晶體三極管和反相器電路在半導(dǎo)體的基體上，經(jīng)過人工加工，可以生產(chǎn)出三極管，它類似于2個(gè)背向相連接的二極管，有3個(gè)接線端，分別被稱為集電極、基極和發(fā)射極，其特性是：基極發(fā)射極集電極+Vcc(+5V)接地輸入電平=0.7V,三級(jí)管導(dǎo)通，使輸出電平為0V；輸入電平=0V,三級(jí)管截止，使輸出電平>4V；這已經(jīng)構(gòu)成了反相器線路,完成邏輯取反功能。輸出輸入電阻電源+Vcc

第五頁，共三十七頁，編輯于2023年，星期三3.

與非門和或非門+Vcc(+5V)接地輸出輸入1電源輸入2輸入2輸入1+Vcc(+5V)輸出電源與非門：2路輸入都高，輸出才為低；或非門：任何一路輸入為高，輸出都為低（原1個(gè)三極管變成串接的2個(gè)三極管）（原1個(gè)三極管變成并行的2個(gè)三極管）接地當(dāng)然，也可以制作并使用不帶反相功能的與門和或門電路。第六頁，共三十七頁，編輯于2023年，星期三4.

邏輯運(yùn)算與數(shù)字邏輯電路數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)。最基本的邏輯電路：與門，或門，非門；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。

最基本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，正好可以選用與門、或門、非門來加以實(shí)現(xiàn)。

邏輯關(guān)系是可以采用數(shù)學(xué)公式來表示和運(yùn)算的，此數(shù)學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。例如，A=B?

C+E*/F；A為輸出（運(yùn)算結(jié)果），

B、C、E、F為輸入，?

、+、

/

分別代表與、或、非運(yùn)算符；運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低。這一邏輯運(yùn)算功能，顯然可以用與門、或門、非門來實(shí)現(xiàn)。第七頁，共三十七頁，編輯于2023年，星期三5.邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡諾圖表示，真值表表示，或者用線路邏輯圖表示。與門、或門、非門的圖形符號(hào)：非門與門與非門或門或非門AXBABX000010100111ABX001011101110X=A?B

X=A?B

X=A+B

X=A+B

真值表XXXAAABBBAX第八頁，共三十七頁，編輯于2023年，星期三6.真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系真值表、邏輯表達(dá)式、線路圖是有對(duì)應(yīng)對(duì)應(yīng)關(guān)系的,

真值表→表達(dá)式→電路圖(用于做出產(chǎn)品)與門與非門ABABX000010100111ABX001011101110X=A?B

X=A?B

ABX用與邏輯寫出真值表中每一橫行中輸出為1的邏輯表達(dá)式；用或邏輯匯總真值表中全部輸出為1的邏輯。不必理睬那些輸出為0的各行的內(nèi)容，它們已經(jīng)隱含在通過1、2兩步寫出的表達(dá)式中。X=A*B+A*B+A*BX真值表用于寫出功能需求得出用到的基本門及其連接關(guān)系第九頁，共三十七頁，編輯于2023年，星期三7.基本定理和常用公式，邏輯化簡A+0=AA?0=0A+A=1A?A=0A+1=1A?1=AA+A=AA?A=AA+B=B+AA?B=B?AA=A(A+B)+C=A+(B+C)(A?B)?C=A?(B?C)A?(B+C)=A?B+A?CA+

B?C=(A+B)?(A+C)A+A?B=AA?(A+B)=AA+A?B=A+BA?(A+B)=A?BA?B=A+BA+B=A?B例如：A?B+A?B+A?B=A?(B+B)+A?B=A+A?B=A+B=A?B第十頁，共三十七頁，編輯于2023年，星期三8.三態(tài)門電路

三態(tài)門電路是一種最重要的總線接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開路電路的輸出可以“線與”的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線的理想電路?！叭龖B(tài)”是指電路可以輸出正常的“0”或“1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)。為高阻態(tài)時(shí)，“0”和“1”的輸出極都截止，相當(dāng)于與所連接的線路斷開，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。ABC/G1/G2/G3總線例如，當(dāng)控制信號(hào)/G1為低電平，/G2和/G3為高電平時(shí)，三態(tài)門的輸入A被送到總線上，另外兩個(gè)三態(tài)門的輸出處于高阻態(tài)。

第十一頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——基礎(chǔ)知識(shí)邏輯電路中的0和1

邏輯電路的信號(hào)電平只有兩個(gè)穩(wěn)定狀態(tài)，分別代表邏輯0和1。一般采用正邏輯，即高電平為1，低電平為0。邏輯電壓：

邏輯電路的電壓多為5V和3V，早期的邏輯器件為5V，新型的邏輯器件多為

3V，低電壓邏輯可

以降低功耗。最新

的CPU和存儲(chǔ)器的

電壓都低于3V。基本邏輯關(guān)系

“與”——∧(·)“或”——∨(+)“非”——￣

第十二頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——基礎(chǔ)知識(shí)邏輯關(guān)系描述

簡單的邏輯關(guān)系可以通過邏輯表達(dá)式、邏輯電路圖或真值表描述。ABX

—

—

X=A·B+A·BABX000011101110邏輯表達(dá)式邏輯電路圖真值表第十三頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——邏輯門電路各種門電路X=A+B雙輸入端或門X=A·B雙輸入端與門＿X=A非門ABXABXAX＿X=A·B雙輸入端與非門＿X=A+B雙輸入端或非門ABXABX

＿＿X=A+B雙反向輸入端或門ABX第十四頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——邏輯門電路實(shí)現(xiàn)由二極管構(gòu)成的門電路+5VABXABX由三極管構(gòu)成的非門ABXABX+5VAXA+5VXAX第十五頁，共三十七頁，編輯于2023年，星期三二.計(jì)算機(jī)中常用的邏輯電路

專用功能電路1.加法器和算術(shù)邏輯單元2.譯碼器和編碼器3.數(shù)據(jù)選擇器4.觸發(fā)器和寄存器、計(jì)數(shù)器

陣列邏輯電路5.存儲(chǔ)器芯片RAM和ROM6.通用陣列邏輯GAL7.復(fù)雜的可編程邏輯器件CPLD:MACH器件8.現(xiàn)場可編程門陣列FPGA器件第十六頁，共三十七頁，編輯于2023年，星期三計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯和時(shí)序邏輯電路兩大類別；也可以劃分為專用功能和通用功能電路兩大類別。

組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的狀態(tài)，與過去的輸入信號(hào)的狀態(tài)無關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路；

時(shí)序邏輯電路的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件；從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供專用功能的器件，和高集成度的、現(xiàn)場可編程的通用功能電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件CPLD，包括門陣列器件FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路功能，使用更方便和靈活。第十七頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——組合邏輯組合邏輯電路

有基本門電路組合而成的、無記憶邏輯電路。m個(gè)輸入、n個(gè)輸出的組合邏輯電路可以表示為以下電路。組合邏輯電路I0I1I2Im-1O0O1O2On-1輸出的邏輯表達(dá)式：

Oi=F(I0,I1,I2,…,Im-1)i=0,1,2,…,n-1

一位加法器

A

+ B

C SABS000011101110C0001

∑

ABSC第十八頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——加法器全加器

A

B

+ Ci

Co SABS000001011010Co0001Ci010110110011011101110101∑

ABCiSCo多位加法器：由k個(gè)全加器級(jí)聯(lián)而成的k位加法器SoS1S2Sk-1∑

A0B0∑

A1B1Co∑

A2B2C1∑

Ak-1Bk-1C2……Ck-1第十九頁，共三十七頁，編輯于2023年，星期三一位加法器的設(shè)計(jì)過程其設(shè)計(jì)過程可以通過如下3步完成：（1）寫出加法器邏輯的真值表；（2）由真值表推導(dǎo)出對(duì)應(yīng)的邏輯表達(dá)式；（3）對(duì)得到的邏輯表達(dá)式進(jìn)行一定目的的化簡或優(yōu)化，以便選用基本邏輯門電路實(shí)現(xiàn)加法器。

XnYnCnFnCn+100000Fn=/Xn·/Yn·Cn+Xn·/Yn·/Cn00110+/Xn·Yn·/Cn+Xn·Yn·Cn01010

01101Cn+1=Xn·Yn·/Cn+/Xn·Yn·Cn10010+Xn·/Yn·Cn+Xn·Yn·Cn10101=Xn·Yn+Xn·Cn+Yn·Cn11001由4個(gè)或項(xiàng)組成、每個(gè)或項(xiàng)是由4個(gè)因子實(shí)現(xiàn)與運(yùn)算

11111化簡為3個(gè)或項(xiàng)，每個(gè)或項(xiàng)只是2個(gè)因子的與運(yùn)算第二十頁，共三十七頁，編輯于2023年，星期三一位加法器的邏輯線路圖第二十一頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——編碼器和譯碼器編碼器——根據(jù)2N個(gè)輸入信號(hào)，輸出是有效輸入端的編號(hào)。

譯碼器——N個(gè)輸入端，2N個(gè)輸出只有一個(gè)有效，該輸出端的序號(hào)是N。譯碼器A2A100000101A00101101011110101Y700000001Y600000010Y500000100Y400001000Y300010000Y200100000Y101000000Y010000000A2A1A0Y7Yo譯碼器第二十二頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——觸發(fā)器觸發(fā)器：最基本邏輯記憶單元

具有兩個(gè)穩(wěn)定狀態(tài)，用來表示邏輯狀態(tài)的0和1

可通過不同的外部信號(hào)改變狀態(tài)，輸入信號(hào)消失以后，能將獲得的新狀態(tài)保存下來

基本RS觸發(fā)器SQ—QRSRQ00X01110011Q注釋不定置1置0不變SRQ—QRS觸發(fā)器電路圖RS觸發(fā)器時(shí)序圖RS觸發(fā)器功能表第二十三頁，共三十七頁，編輯于2023年，星期三

觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡單的是由兩個(gè)交叉耦合的“與非”門組成的R-S觸發(fā)器，2個(gè)輸出分別為Q和/Q，兩路輸入分別為R和S。與非A與非B

當(dāng)R為低電平，S為高電平時(shí)，會(huì)使/Q變?yōu)楦唠娖?，此時(shí)Q定變成低電平；在R恢復(fù)為高電平后，Q和/Q將保持不變，即記憶了本次變化。當(dāng)S為低電平，R為高電平時(shí)，會(huì)使Q變?yōu)楦唠娖?，此時(shí)/Q定變成低電平；在S恢復(fù)為高電平后，Q和/Q也將保持不變，這是R-S觸發(fā)器。Q/QRS與或非門與或非門/QQD反相器E當(dāng)把兩個(gè)輸入S和R變?yōu)橐粋€(gè)D的互補(bǔ)輸入后，可以通過控制信號(hào)E完成對(duì)觸發(fā)器的寫入操作，在E=1時(shí)，Q將隨D而變化。2.2邏輯電路——觸發(fā)器第二十四頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——同步RS觸發(fā)器同步RS觸發(fā)器

同步時(shí)序電路——在同步時(shí)序脈沖的驅(qū)動(dòng)下工作的時(shí)序電路。同步RS觸發(fā)器——只有在同步時(shí)序脈沖的上升沿改變狀態(tài)。SQ—QRCPSRQ—QCPSRQn+100Qn01010111X注釋不變置0置1不定SRSCPRQ_Q

_Qn+1=S+R·Qn(S·R≠1）同步RS觸發(fā)器功能表第二十五頁，共三十七頁，編輯于2023年，星期三

5.D型觸發(fā)器和寄存器、計(jì)數(shù)器

前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入R和S不能同時(shí)為低電平，而且R、S和D在觸發(fā)器寫入期間應(yīng)保持不變，否則產(chǎn)生操作錯(cuò)誤。另外一種由3個(gè)基本觸發(fā)器構(gòu)成的是D型觸發(fā)器，它屬于邊沿觸發(fā)方式。輸入信號(hào)D在觸發(fā)脈沖CP的正跳變沿期間被寫入觸發(fā)器，其它時(shí)間D的變化不會(huì)影響觸發(fā)器的狀態(tài)。與非1與非2與非4與非6與非3與非5/RD/SDQCP/QD

D型觸發(fā)器又被稱為延時(shí)觸發(fā)器，常用于構(gòu)建寄存器，移位寄存器，計(jì)數(shù)器等部件。輸入信號(hào)/SD和

/RD用于觸發(fā)器的清0和置1操作。第二十六頁，共三十七頁，編輯于2023年，星期三與非門1與非門2與非門3與非門4與非門5與非門6輸入DCP/Q

D觸發(fā)器的寫入過程

(維持阻塞原理介紹)

D是輸入，可經(jīng)過門5、門5和門6把/D和D這２個(gè)互補(bǔ)值分別送到門3、門4的輸入端；CP是觸發(fā)脈沖，也接到門3、門4的輸入端，在脈沖的上升邊沿啟動(dòng)寫入操作。例如當(dāng)D為高電平時(shí)，在門4的輸出將得到一個(gè)負(fù)跳變跟隨低電平，這個(gè)變化將把D的值寫入門1和門2構(gòu)成的觸發(fā)器中。由于門3的輸入/D處于低電平，門3的輸出將處于高電平，不會(huì)對(duì)觸發(fā)器產(chǎn)生作用。

若寫入操作已經(jīng)啟動(dòng)，即門4的輸出已經(jīng)為低電平，即使輸入信號(hào)D發(fā)生了變化且門5和門6的輸出將跟著變化，但這不會(huì)對(duì)已經(jīng)啟動(dòng)的寫入操作產(chǎn)生影響。這是因?yàn)殚T4輸出的低電平將阻賽門3的輸出為低，將維持門6的輸出為高電平，能確保本次寫入正常完成。這表明D觸發(fā)器有一個(gè)重要功能，在接收輸入的同時(shí)可以把自己原有輸出送出去，可用于實(shí)現(xiàn)移位、計(jì)數(shù)功能。輸出Q第二十七頁，共三十七頁，編輯于2023年，星期三寄存器、計(jì)數(shù)器

寄存器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，通常選用多個(gè)可同時(shí)讀寫的D觸發(fā)器或鎖存器組成。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù)，例如4位、8位等；從使用的角度，還可以通過另外幾個(gè)控制信號(hào)，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清0寄存器內(nèi)容的功能。移位寄存器還多出了左右移位操作的功能。計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類，其中同步計(jì)數(shù)器線路略復(fù)雜但性能更好，用于脈沖分頻和需要計(jì)數(shù)的場合，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。第二十八頁，共三十七頁，編輯于2023年，星期三GNDVccOE時(shí)鐘

SN74LS374寄存器，8個(gè)輸入引腳，8個(gè)輸出引腳，在OE(管腳1)控制下，輸出可為正常電平（OE為低時(shí)）或高阻態(tài)（OE為高時(shí)），在時(shí)鐘信號(hào)的正跳邊沿接收輸入。

SN74LS377寄存器，引腳定義同上，管腳1信號(hào)名為G，控制寄存器可（G為低時(shí)）可接受輸入，或不能（G為高時(shí)）接收輸入，輸出不能控制。

SN74LS273寄存器，引腳定義同上，管腳1信號(hào)名為CR，CR為低時(shí)完成對(duì)寄存器的清0操作，CR為高時(shí)，在時(shí)鐘信號(hào)的正跳邊沿接收輸入，輸出不能控制。第二十九頁，共三十七頁，編輯于2023年，星期三增加鎖存功能多位ALU(加、與)加數(shù)寄存器Y被加數(shù)寄存器X二選一二選一1輸出端1輸出端0輸出端最低位進(jìn)位C0接收控制信號(hào)

S→X功能選擇信號(hào)減運(yùn)算/Y→ALU加減、與運(yùn)算

X→ALU加法送0，減法送1進(jìn)位輸出C每位一個(gè)組合邏輯和時(shí)序邏輯線路應(yīng)用舉例加運(yùn)算：X→ALU，Y→ALU，C0=0S→X減運(yùn)算：X→ALU，/Y→ALU，C0=1S→X與運(yùn)算：X→ALU，Y→ALU，S→X結(jié)果S加減、與運(yùn)算

Y→ALUCP第三十頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——JK、D觸發(fā)器其它常見觸發(fā)器

常見的觸發(fā)器除RS觸發(fā)器外，還有JK觸發(fā)器、D觸發(fā)器等。

JKJCPKQ_QJKQn+100Qn01010111—Qn注釋不變置0置1翻轉(zhuǎn)DQn+10011JK觸發(fā)器功能表D觸發(fā)器功能表

_

_

_Qn+1=K·Qn+J·K+J·QnQn+1=DDCPQ_Q

D

第三十一頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——計(jì)數(shù)器計(jì)數(shù)器：對(duì)輸入的時(shí)鐘脈沖（CP）的個(gè)數(shù)進(jìn)行計(jì)數(shù)，來一個(gè)CP脈沖計(jì)數(shù)器狀態(tài)變化一次。0100100001100101011111001010101110011110000000101111110100010011加1計(jì)數(shù)器減1計(jì)數(shù)器Q0Q1Q2Q3CP模16二進(jìn)制計(jì)數(shù)器第三十二頁，共三十七頁，編輯于2023年，星期三2.2邏輯電路——計(jì)數(shù)器由D觸發(fā)器構(gòu)成的模16減1計(jì)數(shù)器DQ

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