第5章、門電路和組合邏輯電路

用以實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路通稱為門電路?；具壿嬮T電路與門、或門、非門常用門電路與門、或門、非門與非門、或非門、與或非門、異或、同或在電子電路中，用高、低電平分別表示1和0兩種邏輯狀態(tài)。5.1概述1當前第1頁\共有185頁\編于星期六\13點正邏輯與負邏輯正邏輯：用高電平表示邏輯1，用低電平表示邏輯0負邏輯：用低電平表示邏輯1，用高電平表示邏輯0正負邏輯之間存在著簡單的對偶關系，例如正邏輯與門等同于負邏輯或門等。（1表示條件滿足、結果發(fā)生）ABY000010100111ABY111101011000正與門負或門VAVBVY0V0V0V0V3V0V3V0V0V3V3V3V用正邏輯用負邏輯2當前第2頁\共有185頁\編于星期六\13點在數(shù)字系統(tǒng)的邏輯設計中，若采用NPN晶體管和NMOS管,電源電壓是正值，一般采用正邏輯。若采用的是PNP管和PMOS管，電源電壓為負值，則采用負邏輯比較方便。今后除非特別說明，一律采用正邏輯。邏輯電平

高電平VH：大于給定電平值的電壓范圍（2V～5V）

輸入高電平VIH

輸出高電平VOH低電平VL：小于給定電平值的電壓范圍（0V～0.8V）

輸入低電平VIL

輸出低電平VOL3當前第3頁\共有185頁\編于星期六\13點

高電平和低電平都是對應的一段電壓范圍，因此在數(shù)字電路中，對電子元件、器件參數(shù)精度的要求及其電源的穩(wěn)定度的要求比模擬電路要低。正邏輯015V2V0.8V0V負邏輯015V2V0.8V0V4當前第4頁\共有185頁\編于星期六\13點VI控制開關S的通、斷。S斷開，VO為高電平；S接通，VO為低電平。用來獲得高、低輸出電平的基本開關電路：缺點：功耗比較大。S接通，輸出為VOL時，功耗

改進：采用互補開關電路。VI同時控制開關S的通、斷。S2斷開,S1接通,

VO為高電平;S1斷開,

S2接通,VO為低電平。

靜態(tài)功耗≈0互補開關電路在數(shù)字集成電路中廣泛應用5當前第5頁\共有185頁\編于星期六\13點VISVIS理想開關：開關閉合時：R=0V=0開關斷開時：R=∞

I=0開關時間：Δt=0

實際使用的開關為晶體二極管、三極管以及場效應管等電子器件。

6當前第6頁\共有185頁\編于星期六\13點§5.2半導體二極管和三極管的開關作用5.2.1半導體二極管的開關作用二極管的單向導電性，即外加正向電壓時二極管導通，外加反向電壓時二極管截止。——相當于一個受外加電壓極性控制的開關。7當前第7頁\共有185頁\編于星期六\13點§5.2半導體二極管和三極管的開關特性5.2.1半導體二極管的開關作用二極管的單向導電性，即外加正向電壓時二極管導通，外加反向電壓時二極管截止。——相當于一個受外加電壓極性控制的開關。8當前第8頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大狀態(tài)發(fā)射結正偏，集電結反偏。5.2.2晶體管的開關作用9當前第9頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點Q上升，上升到Q1時，晶體管進入飽和狀態(tài)。晶體管失去了電流放大作用。2、飽和狀態(tài)5.2.2半導體三極管的開關特性10當前第10頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、飽和狀態(tài)集電結正向偏置5.2.2半導體三極管的開關特性11當前第11頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCC飽和狀態(tài)的特征：晶體管飽和狀態(tài)的開關作用：當晶體管飽和時，UCE(sat)≈0，發(fā)射極與集電極之間如同一個開關接通，其間電阻很小。5.2.2半導體三極管的開關特性12當前第12頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點Q下降，下降到Q2時，晶體管進入截止狀態(tài)。3、截止狀態(tài)Q25.2.2半導體三極管的開關特性13當前第13頁\共有185頁\編于星期六\13點RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶體管截止狀態(tài)的開關作用：當晶體管截止時，IC≈0，發(fā)射極與集電極之間如同一個開關斷開，其間電阻很大。5.2.2半導體三極管的開關特性14當前第14頁\共有185頁\編于星期六\13點R1R2AF+uccuAtuFt+ucc0.3V三極管的開關特性：5.2.2半導體三極管的開關特性15當前第15頁\共有185頁\編于星期六\13點總結：數(shù)字電路就是利用晶體管的開關作用進行工作的。晶體管時而從截止躍變到飽和，時而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止狀態(tài)，只是在飽和和截止兩種工作狀態(tài)轉換的瞬間才經(jīng)過放大狀態(tài)。5.2.2半導體三極管的開關特性16當前第16頁\共有185頁\編于星期六\13點目前，采用MOS管的邏輯集成電路主要有三類：以N溝道增強型管構成的NMOS電路，以P溝道增強型管構成的PMOS電路以及用PMOS和NMOS兩種管子構成互補的CMOS電路。5.3.3MOS管的基本開關電路NMOS反相器17當前第17頁\共有185頁\編于星期六\13點設：VDD=12V，VGS(th)=2V，VIL=0V，VIH=12VNMOS反相器當Vi=ViL=0V時，VGS=ViL<VGS(th)，MOS管截止，iD=0，輸出VO=VDD=VOH當Vi=ViH=12V時，VGS=ViH>VGS(th)，MOS管導通，合理選擇VDD和RD，輸出VO=VOL為得到足夠低的VOL，要求RD很大。在實際電路中，常用另一個MOS管來做負載。18當前第18頁\共有185頁\編于星期六\13點§5.3基本邏輯門電路在電子電路中，邏輯門電路是由半導體二極管或三極管實現(xiàn)的，在邏輯門電路中，有分立元件電路，也有集成門電路。19當前第19頁\共有185頁\編于星期六\13點5.3.1分立元件門電路0V3VYABVCC=+5VD13kΩRD2&ABY=A·BVAVBVY0V0V0V3V3V0V3V3VABY00011011電壓功能表真值表0.7V0.7V0.7V3.7V00011.二極管與門20當前第20頁\共有185頁\編于星期六\13點2.二極管或門0V3VABYDD12R3kΩABY=A+B≥1電壓功能表VAVBVY0V0V0V3V3V0V3V3V真值表ABY000110110V2.3V2.3V2.3V011121當前第21頁\共有185頁\編于星期六\13點3三極管非門+Vcc+-T123cbeRcRbViIBICVO電壓功能表VIVO0V5V5V0.3V真值表AY0110AY=A1符號22當前第22頁\共有185頁\編于星期六\13點4.分立元件復合門電路工作原理：（1）當A、B、C全接高電平5V時，二極管D1～D3都截止，而D4、D5和T導通，且T為飽和導通，VL=0.3V，即輸出低電平。（2）A、B、C中只要有一個為低電平0.3V時，則VP≈1V，從而使D4、D5和T都截止，VL=VCC=5V，即輸出高電平。所以該電路滿足與非邏輯關系，即：23當前第23頁\共有185頁\編于星期六\13點R1R2Y+12V晶體管“非”門“或非”門全“0”出“1”有“1”出“0”“或非”門圖形符號A≥1BY二極管或門YD1D2AB0V或非門電路24當前第24頁\共有185頁\編于星期六\13點分離元件門電路缺點1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。25當前第25頁\共有185頁\編于星期六\13點數(shù)字集成電路：在一塊半導體基片上制作出一個完整的邏輯電路所需要的全部元件和連線。使用時接：電源、輸入和輸出。數(shù)字集成電路具有體積小、可靠性高、速度快、而且價格便宜的特點。TTL型電路：輸入端和輸出端都采用了三極管結構，稱之為:三極管--三極管邏輯電路（Transistor—

Transistor

Logic），簡稱為TTL電路。5.3.2TTL集成門電路

按照集成度的高低，將集成電路分為以下幾類：小規(guī)模集成電路：100個以下(元件和連線）(SmallScaleIntegration:SSI)

中規(guī)模集成電路：幾百個（MediumScaleIntegration:MSI)大規(guī)模集成電路：幾千個（LargeScaleIntegration:LSI

)超大規(guī)模集成電路：一萬個以上（VeryLargeScaleIntegration

VLSI

）

26當前第26頁\共有185頁\編于星期六\13點1、TTL“與非”門電路多發(fā)射極晶體管二極管“與”門A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V27當前第27頁\共有185頁\編于星期六\13點1、任一輸入為低電平“0”（0.3V）時“0”不足以讓T2、T5導通發(fā)射結正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個PN結導通需2.1V1、TTL“與非”門電路28當前第28頁\共有185頁\編于星期六\13點+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一輸入為低電平“0”（0.3V）時“0”1Vuo=5-uR2-ube3-ube43.4V——高電平“1”！1、TTL“與非”門電路29當前第29頁\共有185頁\編于星期六\13點“1”高電位“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導通1、TTL“與非”門電路30當前第30頁\共有185頁\編于星期六\13點“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導通飽和VY=0.3V——低電平“0”高電位“1”1、TTL“與非”門電路31當前第31頁\共有185頁\編于星期六\13點TTL與非門電路&ABY符號：C32當前第32頁\共有185頁\編于星期六\13點1）電壓傳輸特性2、TTL“與非”門電路的特性電壓傳輸特性是指與非門的輸出電壓與輸入電壓之間的對應關系，即，它反映了電路的靜態(tài)特性。圖(a)是電壓傳輸特性的實驗電路，圖(b)給出了TTL與非門的電壓傳輸特性曲線。(b)特性曲線(a)實驗電路33當前第33頁\共有185頁\編于星期六\13點⑴AB段:當Vi<0.7v時，Vb2<0.7v，T2和T5管截止，T4導通，輸出為高電平VoH=Vcc－Vd2－Vbe43.6v，故AB段稱為截止區(qū)R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ0.9V0.2V5V0.2V⑵BC段:當0.7<Vi<1.3v時，T2管的發(fā)射極電阻R3直接接地，故T2管開始導通并處于放大狀態(tài)，所以Vc2和Vo隨Vi的增高而線性地降低。但T5管仍截止。故BC段稱為線性區(qū)。ABCVOVI01233211.4V0.7V5V0.7V2.1V1.4V1.0V1.4V34當前第34頁\共有185頁\編于星期六\13點⑶CD段:當1.3v<Vi<1.4v時，Vb1=2.1v，使T2和T5管均趨于飽和導通，T4管截止，所以Vo急劇下降為低電平，Vo=VoL=0.1v，故稱CD段為轉折區(qū)。R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ>1.4V2.1V1.4V0.7V1VDE⑷DE段:Vi大于1.4v以后，Vb1被箝位在2.1v，T2和T5管均飽和，Vo=Vces5=0.1v,故DE段稱為飽和區(qū)。AVOVI0123321BC35當前第35頁\共有185頁\編于星期六\13點（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）關門電平電壓VOFF——是指輸出電壓下降到VOH（min）時對應的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊中常稱為輸入低電平電壓，用VIL（max）表示。規(guī)定VIL（max）=0.8V。（4）開門電平電壓VON——是指輸出電壓下降到VOL（max）時對應的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊中常稱為輸入高電平電壓，用VIH（min）表示。規(guī)定VIH（min）=2V。幾個重要參數(shù)36當前第36頁\共有185頁\編于星期六\13點（5）閾值電壓VTH——電壓傳輸特性的過渡區(qū)所對應的輸入電壓，即決定電路截止和導通的分界線，也是決定輸出高、低電壓的分界線。VTH又常被形象化地稱為門檻電壓。其值為1.3V～1.４VVOH（min）=2.4VVOL（max）=0.4VVIL（max）=VOFF=0.8VVIH（min）=VON=2VVTH≈1.４VABCDEVOVI0123321VOHVOH(min)VOLVTHVOffVIL(max)VONVIH(min)VOL（max）37當前第37頁\共有185頁\編于星期六\13點2）噪聲容限電壓

2、TTL“與非”門電路的特性由TTL門電路的輸出特性曲線可知，TTL門電路的輸出高低電平不是一個值，而是一個范圍。同樣，它的輸入高低電平也有一個范圍，即它的輸入信號允許一定的容差，稱為噪聲容限。噪聲容限示意圖38當前第38頁\共有185頁\編于星期六\13點輸入低電平噪聲容限：VNL=VOff–VOLmax=0.8V-0.4V=0.4V輸入高電平噪聲容限：VNH=VOHmin-VON=2.4V-2V=0.4V39當前第39頁\共有185頁\編于星期六\13點3）TTL門電路的扇出系數(shù)NO

2、TTL“與非”門電路的特性門電路根據(jù)不同的需要通常都帶有不同的負載，門電路輸出端典型的負載也是門電路，描述門電路輸出端最多所能帶的門電路的個數(shù)稱為門電路的扇出系數(shù)，它表示門電路的帶負載能力。對于TTL與非門，NO>8。4）TTL與非門傳輸延遲時間tpd

TTL與非門傳輸延遲時間示意圖導通延遲時間tpd1

——從輸入波形上升沿的中點到輸出波形下降沿的中點所經(jīng)歷的時間。

截止延遲時間tpd2——從輸入波形下降沿的中點到輸出波形上升沿的中點所經(jīng)歷的時間。

傳輸延遲時間tpd是tpd1和tpd2的平均值。即

40當前第40頁\共有185頁\編于星期六\13點在工程實踐中，有時需要將幾個門的輸出端并聯(lián)使用，以實現(xiàn)與邏輯，稱為線與。3、其他類型的TTL門電路BA&DC&YY1Y2普通的TTL門電路不能進行線與，為此，專門生產(chǎn)了一種可以進行線與的門電路：集電極開路門Y1Y2Y00011011000141當前第41頁\共有185頁\編于星期六\13點+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“與非”門電路1）集電極開路“與非”門電路（OC門）42當前第42頁\共有185頁\編于星期六\13點+5VYR2R1T2R3T1T5B1C1ABCOC門電路無T3、T4晶體管T5集電極開路！1）集電極開路“與非”門電路（OC門）43當前第43頁\共有185頁\編于星期六\13點+VCC=5VY12312313ABT11.6K4K1KR1T2T5R2R3AYB&集電極開路門（OC門）注意：OC門必須外接合適的負載電阻和電源才能正常工作。RLVCC'ABY001011101110VO=VCC'VO=VCes544當前第44頁\共有185頁\編于星期六\13點+5VYR2R1T2R3T1T5B1C1ABCOC門電路工作時，T5的集電極（輸出端）外接電源U和電阻RL，作為OC門的有源負載。RLUCC集電極開路“與非”門電路（OC門）45當前第45頁\共有185頁\編于星期六\13點（1）實現(xiàn)線與。電路如右圖所示，邏輯關系為:OC門主要有以下幾方面的應用：（2）實現(xiàn)電平轉換。如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅動器。如圖是用來驅動發(fā)光二極管的電路。+VBA&DC&RLCCYY1Y246當前第46頁\共有185頁\編于星期六\13點2）三態(tài)輸出“與非”門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。E控制端A、B輸入端3、其他類型的TTL門電路

47當前第47頁\共有185頁\編于星期六\13點D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當控制端E=“1”時：D截止電路處于工作狀態(tài)。三態(tài)輸出“與非”門電路48當前第48頁\共有185頁\編于星期六\13點D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當控制端E=“0”時：D導通輸出端處于開路狀態(tài)。高阻態(tài)截止截止三態(tài)輸出“與非”門電路49當前第49頁\共有185頁\編于星期六\13點符號功能表&ABYE△三態(tài)輸出“與非”門的圖形符號及功能說明：由于電路結構不同，也有當控制端為高電平時出現(xiàn)高阻態(tài)，為低電平時處于工作狀態(tài)。三態(tài)輸出“與非”門電路50當前第50頁\共有185頁\編于星期六\13點１００三態(tài)門主要作為TTL電路與總線間的接口電路用途：結論：E1、E2、E3分時接入高電平，總線就會輪流接受各個三態(tài)門的輸出。公用總線&△E1&△E2&△E351當前第51頁\共有185頁\編于星期六\13點5．74LS系列——為低功耗肖特基系列。6．74AS系列——為改進肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為改進低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。TTL集成邏輯門電路系列簡介1．74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進一步提高了速度。如圖示。becbec52當前第52頁\共有185頁\編于星期六\13點53當前第53頁\共有185頁\編于星期六\13點TTL與非門舉例——74LS0074LS00是一種典型的TTL與非門器件，內部含有4個2輸入端與非門，共有14個引腳。引腳排列圖如圖所示。邏輯功能：54當前第54頁\共有185頁\編于星期六\13點MOS邏輯門電路是繼TTL之后發(fā)展起來的另一種應用廣泛的數(shù)字集成電路。由于它功耗低，抗干擾能力強，工藝簡單，幾乎所有的大規(guī)模、超大規(guī)模數(shù)字集成器件都采用MOS工藝。就其發(fā)展趨勢看，MOS電路特別是CMOS電路有可能超越TTL成為占統(tǒng)治地位的邏輯器件。CMOS邏輯門電路是由N溝道增強型MOS管和P溝道增強型MOS管互補而成，通常稱為互補型MOS邏輯電路，簡稱CMOS邏輯電路。

5.3.3CMOS門電路55當前第55頁\共有185頁\編于星期六\13點一、CMOS反向器VGSN=0V-0V=0V<VGS(th)，TN截止，iD≈0；VGSP=0V-10V=-10V,TP導通，輸出VO≈10V。設VDD＞（VGS(th)N+|VGS(th)P|），且VGS(th)=2V，VDD=10V當Vi=10V時,當Vi=0V時，VGSN=10V-0V=10V>VTN，TN導通，VGSP=10V-10V=0V,TP截止,ID≈0;輸出VO≈0V。N溝道P溝道1、CMOS反相器的電路結構和工作原理由N溝道增強型和P溝道增強型MOS互補而成56當前第56頁\共有185頁\編于星期六\13點（4）當5V＜Vi＜8V，

TP逐漸變?yōu)榻刂梗?/p>

TN導通（5）當Vi＞8V，TP截止，TN導通，輸出Vo=0V。

2、電壓傳輸特性：（設:VDD=10V，VGS(th)N=|VGS(th)P|=2V）（1）當Vi＜2V,TN截止,TP導通,輸出Vo≈VDD=10V（2）當2V＜Vi＜5V，TN開始導通，TP導通（3）當Vi=5V，兩管都導通，Vo=（VDD/2）=5V。CMOS門電路的閾值電壓VTH=VDD/2N溝道P溝道57當前第57頁\共有185頁\編于星期六\13點3、輸入噪聲容限保證輸出高、低電平基本不變（在允許的范圍內）的條件下，而允許的輸入信號的波動范圍稱為輸入端噪聲容限輸入低電平噪聲容限：VNL=VILmax–VOLmax=0.5V輸入高電平噪聲容限：VNH=VOHmin-VIHmin=11V-8V=3V0.3V0V12V11V0.8V0V12V8V58當前第58頁\共有185頁\編于星期六\13點ABVP1VP2VN1VN2+VDDF1、CMOS與非門VP1與VP2并聯(lián)，VN1與VN2串聯(lián)；當AB都是高電平時VN1與VN2同時導通VP1與VP2同時截止；輸出F為低電平。當AB中有一個是低電平時，VN1與VN2中有一個截止，VP1

與VP2中有一個導通，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負。二、其他形式的CMOS門電路59當前第59頁\共有185頁\編于星期六\13點2、CMOS或非門BVP1VP2VN1VN2+VDDAF當AB中有一個是高電平，VN1與VN2中有一個導通，VP1與VP2中有一個截止，輸出F為低電平。當AB都是低電平時，VN1與VN2同時截止，VP1與VP2同時導通；輸出F為高電平。UGS（th）：NMOS為正，PMOS為負。VP1與VP2串聯(lián)，VN1與VN2并聯(lián)；60當前第60頁\共有185頁\編于星期六\13點結構特點：組合邏輯電路僅僅由門電路組成，電路中無記憶元件，輸入與輸出之間無反饋。時序邏輯電路電路中有記憶元件，輸入與輸出之間有反饋?！?.4組合邏輯電路的分析與設計數(shù)字電路按其完成邏輯功能的不同特點，可劃分為組合邏輯電路和時序邏輯電路兩大類。5.4.1組合邏輯電路特點組合邏輯電路（功能特點）：該電路在任一時刻輸出的穩(wěn)定狀態(tài)，僅取決于該時刻的輸入信號，而與輸入信號作用前電路所處的狀態(tài)無關。時序邏輯電路（功能特點）：任一時刻的輸出信號不但取決于當時的輸入信號，而且還取決于電路原來所處的狀態(tài)。61當前第61頁\共有185頁\編于星期六\13點5.4.1組合邏輯電路的特點§5.4組合邏輯電路的分析與設計組合邏輯電路框圖圖中表示A1…An表示輸入變量，Y1…Ym表示輸出變量。輸出變量與輸入變量之間的邏輯關系可以用邏輯函數(shù)表示：

62當前第62頁\共有185頁\編于星期六\13點=1=1ABSCOCI&≥11CI輸出信號S、CO僅僅與輸入信號有關系。例如：63當前第63頁\共有185頁\編于星期六\13點組合邏輯電路邏輯功能的描述：真值表、邏輯函數(shù)式、邏輯圖、卡諾圖如上例：邏輯函數(shù)式、邏輯圖真值表ABCISCO0000000110010100110110010101011100111111功能全加器64當前第64頁\共有185頁\編于星期六\13點5.4.2組合邏輯電路的分析方法和設計方法

分析組合邏輯電路,一般是根據(jù)已知的邏輯電路,找出其邏輯函數(shù)表達式,或寫出其真值表,從而了解其電路的邏輯功能有時分析的目的在于檢驗所設計的邏輯電路是否能實現(xiàn)預定的邏輯功能。分析過程一般包含4個步驟：1、組合邏輯電路的分析方法電路→電路的邏輯功能(真值表)65當前第65頁\共有185頁\編于星期六\13點例1：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P。ABCAPBPCP66當前第66頁\共有185頁\編于星期六\13點（2）化簡與變換：（3）由表達式列出真值表。（4）分析邏輯功能：當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。ABCY0000010100111001011101110011111167當前第67頁\共有185頁\編于星期六\13點分析組合邏輯電路的一般步驟：①用文字或符號標出各個門的輸入或輸出。②從輸入端到輸出端逐級寫出輸出函數(shù)對輸入變量的邏輯函數(shù)表達式，也可由輸出端向輸入端逐級推導，最后得到以輸入變量表示的輸出邏輯函數(shù)表達式。③用邏輯代數(shù)或卡諾圖化簡或變換各邏輯函數(shù)表達式，或列出真值表。④根據(jù)真值表或邏輯函數(shù)表達式確定電路的邏輯功能。68當前第68頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

1、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個門的邏輯式，最后寫出輸出變量Y的邏輯式。ABY&G1&G2&G3&G4XY1Y269當前第69頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式G1門：G2門：G3門：G4門：對邏輯式進行化簡！70當前第70頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式反演律！71當前第71頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表172當前第72頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表1173當前第73頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11其余填“0”！0074當前第74頁\共有185頁\編于星期六\13點例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能11結論：當輸入A、B不同時，輸出為“1”；當輸入A、B相同時，輸出為“0”。 ——“異或”門電路00=175當前第75頁\共有185頁\編于星期六\13點例3：分析下圖的邏輯功能。

&&&ABF11G1G2G3G4G5真值表同或門電路76當前第76頁\共有185頁\編于星期六\13點5.877當前第77頁\共有185頁\編于星期六\13點任務要求實現(xiàn)邏輯功能的最簡單的邏輯電路分析步驟：5.4.3組合邏輯電路的設計b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構成相應的邏輯電路。2、根據(jù)邏輯狀態(tài)表寫出邏輯表達式；1、進行邏輯抽象。 a、確定輸入變量和輸出變量。事件的原因為輸入變量，事件的結果為輸出變量。c、根據(jù)邏輯要求，列邏輯狀態(tài)表；邏輯器件的數(shù)目、種類、器件之間的連線都最少。78當前第78頁\共有185頁\編于星期六\13點任務要求最簡單的邏輯電路b、使用中規(guī)模集成的常用組合邏輯電路時，需要將邏輯函數(shù)變換為適當?shù)男问剑员隳苡米钌俚钠骷妥詈唵蔚倪B線接成所要求的邏輯電路。分析步驟：5、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯圖。4、將邏輯函數(shù)化簡成適當?shù)男问健?a、使用小規(guī)模集成的門電路進行設計時，需要將邏輯函數(shù)化簡成最簡形式；3.2.2組合邏輯電路的設計方法79當前第79頁\共有185頁\編于星期六\13點例：設計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。1、首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。80當前第80頁\共有185頁\編于星期六\13點例：設計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。邏輯狀態(tài)表1）、根據(jù)要求列出邏輯狀態(tài)表81當前第81頁\共有185頁\編于星期六\13點例：設計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達式邏輯狀態(tài)表82當前第82頁\共有185頁\編于星期六\13點例：設計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。3）、將邏輯表達式化成最簡式用卡諾圖化簡ABC0001111001ABBCAC83當前第83頁\共有185頁\編于星期六\13點4）、根據(jù)邏輯表達式畫出邏輯圖。B&AB1Y&C&84當前第84頁\共有185頁\編于星期六\13點&&AB&C&Y若用與非門實現(xiàn)85當前第85頁\共有185頁\編于星期六\13點解：設紅、綠、黃燈分別用A、B、C表示，且燈亮為1，燈滅為0。結果用Y表示，出故障Y=1，正常Y=0。例2：設計一個監(jiān)視交通信號燈工作狀態(tài)的電路。正常工作狀態(tài)下，紅、綠、黃燈必須有一盞、而且只允許有一盞燈點亮。ABCY00010010010001111000101111011111真值表

BCA000111100101010111卡諾圖表達式&&&&≥1111ABCY86當前第86頁\共有185頁\編于星期六\13點與非與非表達式111ABCY&&&&&與或非表達式

BCA000111100101010111111ABC&≥1Y87當前第87頁\共有185頁\編于星期六\13點在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、加法器等等）經(jīng)常大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成的標準化集成電路產(chǎn)品，可以直接使用，而不用重復設計這些邏輯電路。下面分別介紹它們的工作原理和使用方法?！?.5常用的組合邏輯電路88當前第88頁\共有185頁\編于星期六\13點5.5.1加法器兩個二進制數(shù)之間的算術運算無論是加、減、乘、除，目前在數(shù)字計算機中都是化成若干步加法運算進行。因此，加法器是構成算術運算器的基本單元。二進制加法器可以用門電路組成的組合邏輯電路來實現(xiàn)。89當前第89頁\共有185頁\編于星期六\13點！注意： 二進制的加法運算同邏輯加法運算的含義 不同。前者是數(shù)的運算，而后者是邏輯運 算。二進制加法：1+1=10邏輯加法：1+1=190當前第90頁\共有185頁\編于星期六\13點二進制加法運算的基本規(guī)則：（1）逢二進一。（2）最低位是兩個數(shù)最低位的相加，不需考慮進位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進位。（4）任何位相加都產(chǎn)生兩個結果：本位和、向高位的進位。91當前第91頁\共有185頁\編于星期六\13點舉例：A=1011,B=1001,計算A+B10111001+01011001192當前第92頁\共有185頁\編于星期六\13點所謂“半加”，就是只求本位的和，暫不管低位送來的進位數(shù)。進位數(shù)(C)半加本位和數(shù)(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器93當前第93頁\共有185頁\編于星期六\13點——用組合邏輯電路實現(xiàn)“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出邏輯狀態(tài)表2、由邏輯狀態(tài)表寫出邏輯表達式一、1位加法器1、半加器94當前第94頁\共有185頁\編于星期六\13點3、由邏輯表達式畫出邏輯電路圖（多用“與非”門實現(xiàn)）A1&B1&&S&1C95當前第95頁\共有185頁\編于星期六\13點A、B相同時為“1”，A、B不同時為0。——“異或”門3、由邏輯表達式畫出邏輯電路圖（多用“與非”門實現(xiàn)）96當前第96頁\共有185頁\編于星期六\13點ABS=1AB∑COSC進位輸出C&3、由邏輯表達式畫出邏輯電路圖（多用“與非”門實現(xiàn)）97當前第97頁\共有185頁\編于星期六\13點當多位數(shù)相加時，半加器可用于最低位求和，并給出進位數(shù)。第二位以上的相加則會有兩個待加數(shù)Ai和Bi，還有一個來自前面低位送來的進位數(shù)Ci-1。這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進位數(shù)Ci。這種相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加98當前第98頁\共有185頁\編于星期六\13點Ai：被加數(shù)；Bi：加數(shù)；Ci-1：低位的進位；Si：本位和； Ci：進位。2、全加器99當前第99頁\共有185頁\編于星期六\13點2、全加器圖形符號AiBi∑COSiCiCi-1CI100當前第100頁\共有185頁\編于星期六\13點也可以用兩個半加器和一個或門實現(xiàn)。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+Bn全加器Sn=An+Bn+Cn-1101當前第101頁\共有185頁\編于星期六\13點AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+AnBnCn-1+AnBnCn-1

+AnBnCn-1=(AnBn+AnBn)Cn-1=SCn-1+AnBnCn=SCn-1+AnBn全加器Sn=An+Bn+Cn-1+AnBn（Cn-1+Cn-1）102當前第102頁\共有185頁\編于星期六\13點COCnAnBnCISnCn-1全加器邏輯符號由半加器及或門組成的全加器S=AB+AB=A+BC=AB半加器：Sn=An+Bn+Cn-1Cn=SCn-1+AnBn全加器半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1C103當前第103頁\共有185頁\編于星期六\13點二、多位加法器兩個多位數(shù)相加時，除最低位外，每一位都是帶進位相加的，因而必須用全加器。只要依次將低位全加器的進位輸出端CO接到高位全加器的進位輸入端CI，就可以構成多位加法器了。104當前第104頁\共有185頁\編于星期六\13點A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4個全加器組成一個邏輯電路來實現(xiàn)兩個四位數(shù)的二進制的加法運算。(1101)2+(1011)21101101110101011計算結果：1101+1011=11000二、多位加法器105當前第105頁\共有185頁\編于星期六\13點說明： 這種全加器的任意一位的加法運算，都必須等到低位加法完成送來進位時才能進行。這種進位方式稱為串行進位，把這種結構的電路稱為串行進位加法器。 串行加法器的缺點是運算速度慢，但電路比較簡單，因此在對運算速度要求不高的設備中仍比較多用。二、多位加法器106當前第106頁\共有185頁\編于星期六\13點例：試用74LS183構成一個四位二進制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成電路組件，含有兩個獨立的全加器。107當前第107頁\共有185頁\編于星期六\13點

全加器74LS283的管腳圖74LS2831

2

34

5

6

7

8161514

13

1211109GNDVCCA3S1A0A1A2S3S0S2B0B2B1B3CICOA3A2A1A0B3B0B1B2CICOS3S2S1S074LS283圖形符號108當前第108頁\共有185頁\編于星期六\13點在數(shù)字電路中，所謂編碼，就是把若干個0和1按一定規(guī)律編排起來組成不同的代碼（二進制數(shù)）來表示某一對象或信號的過程。一位二進制代碼有0和1兩種，可以表示兩個信號；兩位二進制代碼有00、01、10和11四種，可以表示四種信號；以此類推，n位二進制代碼就有2n個組合，可以表示2n個信號。5.5.2編碼器109當前第109頁\共有185頁\編于星期六\13點目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器。普通編碼器中，任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。一、普通編碼器110當前第110頁\共有185頁\編于星期六\13點二進制編碼器是將某種信號的輸入編成二進制代碼輸出的電路。二進制普通編碼器111當前第111頁\共有185頁\編于星期六\13點2位二進制普通編碼器：4個輸入，2個輸出可列出真值表：I0I1I2I3Y1Y0100001000010000100000011010101100111100110101011110011011110111100011011××××××××××××××××××××××××I0I1I2I3Y0Y1編碼器112當前第112頁\共有185頁\編于星期六\13點

I2I3I0I10001111000×1×1010×××11×

××

×100×××

I2I3I0I10001111000×1×0011×××11×

××

×100×××Y1=I2+I3Y0=I1+I3電路圖：I0I1I2I3Y1Y0100001000010000100011011I3I2I1Y0Y1I0113當前第113頁\共有185頁\編于星期六\13點任何時刻只允許輸入一個信號：變量互相排斥的邏輯函數(shù)變量互相排斥的邏輯函數(shù)真值表可以簡化。I0I1I2I3Y1Y01000000100010010100001110000××............1111××輸入Y1Y0I000I101I210I311Y1=I2+I3Y1=I2+I3Y0=I1+I3Y0=I1+I3114當前第114頁\共有185頁\編于星期六\13點例： 將I0、I1、I2、I3、I4、I5、I6、I7八個輸入信號編成對應的二進制代碼輸出。1、確定二進制代碼的位數(shù)因為輸入有八種信號，所以用3位二進制代碼輸出（2n=8，n=3）。這種編碼器通常稱為8/3線編碼器。3位二進制普通編碼器8線-3線編碼器框圖115當前第115頁\共有185頁\編于星期六\13點2、列編碼表編碼表是把待編碼的八個信號與對應的二進制代碼列成表格。這種對應關系是人為設定的。不唯一。因為普通編碼要求每次只能輸入一個編碼信號，故狀態(tài)表中只能出現(xiàn)這些輸入變量的取值組合，其他的取值組合是不可能出現(xiàn)的，即它們對應的最小項為無關項。這組輸入變量為約束變量。116當前第116頁\共有185頁\編于星期六\13點3、由編碼表寫出邏輯表達式利用無關項化簡117當前第117頁\共有185頁\編于星期六\13點4、由邏輯式畫出邏輯圖Y2≥1Y1≥1≥1Y0I7I6I5I3I4I2I1用與或門實現(xiàn)118當前第118頁\共有185頁\編于星期六\13點4、由邏輯式畫出邏輯圖＆Y2＆Y1＆Y0用與非門實現(xiàn)1I11I21I31I41I51I61I7119當前第119頁\共有185頁\編于星期六\13點優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。不過在設計優(yōu)先編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權最高的一個進行編碼。下面對74LS148系列集成優(yōu)先二進制編碼器的工作原理進行介紹。二、優(yōu)先編碼器120當前第120頁\共有185頁\編于星期六\13點74LS148優(yōu)先編碼器有9個輸入和5個輸出，且均以低電平作為有效信號。8線-3線74LS148優(yōu)先編碼器框圖8線-3線74LS148優(yōu)先編碼器121當前第121頁\共有185頁\編于星期六\13點74LS148優(yōu)先編碼器8線-3線74LS148優(yōu)先編碼器邏輯圖11＆＆1111111111＆≥1＆≥1＆≥1基本電路122當前第122頁\共有185頁\編于星期六\13點8線-3線74LS148優(yōu)先編碼器邏輯圖74LS148優(yōu)先編碼器11＆＆1111111111＆≥1＆≥1＆≥1控制電路：控制編碼器的工作狀態(tài)擴展編碼功能123當前第123頁\共有185頁\編于星期六\13點74LS148功能表1、在EI=0時，編碼器工作，并允許同時有多個輸入端為低電平，即有輸入信號。EI=0時，編碼器不工作。124當前第124頁\共有185頁\編于星期六\13點2、I7的優(yōu)先權最高，I0的優(yōu)先權最低。即當I7=0時，無論其它輸入端有無輸入信號（表中以×表示），輸出端只給出I7的編碼，以此類推。74LS148功能表125當前第125頁\共有185頁\編于星期六\13點3、表中的3種輸出組合“111”，可以由EO、GS的狀態(tài)加以區(qū)別。74LS148功能表126當前第126頁\共有185頁\編于星期六\13點例：用兩片74LS148接成16線-4線優(yōu)先編碼器。將A0~A1516個低電平輸入信號編為4位二進制代碼。其中A15的優(yōu)先權最高，A0的優(yōu)先權最低。127當前第127頁\共有185頁\編于星期六\13點74LS148(1)74LS148(2)74LS148(2)的輸出74LS148(1)的輸出128當前第128頁\共有185頁\編于星期六\13點用兩片74LS148接成的16線-4線二進制優(yōu)先編碼器邏輯圖129當前第129頁\共有185頁\編于星期六\13點5.5.3譯碼器譯碼和編碼的過程相反。編碼是指將某種信號或十進制數(shù)（輸入）編成二進制代碼（輸出）；譯碼是將二進制代碼（輸入）按其編碼時的原意譯成對應的信號或十進制數(shù)碼（輸出）。130當前第130頁\共有185頁\編于星期六\13點一、3-8線譯碼器3-8線譯碼器是一種全譯碼器（二進制譯碼器）。全譯碼器的輸入是一組二進制代碼，輸出是一組與輸入代碼一一對應的高（低）電平。3線-8線譯碼器3線-8線譯碼器框圖131當前第131頁\共有185頁\編于星期六\13點一、3-8線譯碼器根據(jù)3-8線譯碼器的邏輯功能可以列出它的邏輯真值表132當前第132頁\共有185頁\編于星期六\13點一、3-8線譯碼器根據(jù)真值表可以寫出邏輯函數(shù)式133當前第133頁\共有185頁\編于星期六\13點一、3-8線譯碼器根據(jù)邏輯函數(shù)式可以畫出3-8線譯碼器的邏輯圖3-8線譯碼器的邏輯電路原理圖134當前第134頁\共有185頁\編于星期六\13點74LS1383線-8線譯碼器74LS138是用TTL與非門組成的3線-8線譯碼器。74LS1383線-8線譯碼器74LS1383線-8線譯碼器框圖135當前第135頁\共有185頁\編于星期六\13點74LS1383線-8線譯碼器74LS138的邏輯電路圖74LS1383-8線譯碼器的電路原理圖136當前第136頁\共有185頁\編于星期六\13點74LS1383線-8線譯碼器功能表137當前第137頁\共有185頁\編于星期六\13點74LS1383線-8線譯碼器功能表138當前第138頁\共有185頁\編于星期六\13點【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進制代碼譯成16個獨立的低電平信號。例題的邏輯圖分析：

由74LS138的邏輯功能表5.5.2可知，控制端、時譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

139當前第139頁\共有185頁\編于星期六\13點【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進制代碼譯成16個獨立的低電平信號。例題的邏輯圖分析：

由74LS138的邏輯功能表5.5.2可知，控制端、時譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

140當前第140頁\共有185頁\編于星期六\13點用譯碼器設計組合邏輯電路例：試用3線-8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：141當前第141頁\共有185頁\編于星期六\13點分析：當S1=1，S2+S3=0（即譯碼器處于工作狀態(tài)）時，若將A0、A1、A2作為輸入邏輯變量，則8個輸出端給出的就是這3個輸入變量的全部最小項m0~m7。利用附加的門電路將這些最小項適當?shù)亟M合起來，便可實現(xiàn)任何形式的三變量組合邏輯函數(shù)。74LS138142當前第142頁\共有185頁\編于星期六\13點解：將給出的邏輯函數(shù)表達式寫成最小項之和的形式143當前第143頁\共有185頁\編于星期六\13點解：畫出邏輯電路圖144當前第144頁\共有185頁\編于星期六\13點二進制代碼(機器代碼)譯碼特定的輸出信號控制數(shù)碼顯示器，直觀地顯示數(shù)字量。譯碼顯示系統(tǒng)：二-十進制數(shù)碼顯示譯碼器數(shù)碼顯示器二、顯示譯碼器145當前第145頁\共有185頁\編于星期六\13點數(shù)碼顯示器結構字形重疊式：分段式：點矩陣式：輝光數(shù)碼管熒光數(shù)碼管半導體顯示器—七段顯示器液晶顯示器數(shù)碼顯示器146當前第146頁\共有185頁\編于星期六\13點常用的：七段顯示器—用七個發(fā)光字段來構成09十個數(shù)字。abcdefg每個發(fā)光字段是一個發(fā)光二極管（PN結）：

磷砷化鎵（GaAsP)147當前第147頁\共有185頁\編于星期六\13點七段顯示器：顯示數(shù)字情況abcdfg09

abcdefg1

01100002

1101101e0

11111103

1111001401100119

11110118

1111111148當前第148頁\共有185頁\編于星期六\13點74LS4812345678161514131211109輸入輸入輸出：接七段顯示器甩空（用于測試）74LS48：BCD—七段譯碼器/驅動器管腳圖149當前第149頁\共有185頁\編于星期六\13點

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表150當前第150頁\共有185頁\編于星期六\13點74LS48與七段顯示器的連接：（共陰極）譯碼顯示系統(tǒng)：bfacdegbfacdegDCBA74LS48(高)(低)151當前第151頁\共有185頁\編于星期六\13點“1”???

ab???g

共陰極七段顯示器工作示意圖：152當前第152頁\共有185頁\編于星期六\13點5.5.4數(shù)據(jù)選擇器作用：從一組(幾路)數(shù)據(jù)中選擇一路信號輸出。數(shù)據(jù)選擇器又稱多路開關。選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)功能示意圖:D3D2D1D0YA1A0數(shù)據(jù)選擇器地址代碼端153當前第153頁\共有185頁\編于星期六\13點A1A0D3D2D1D0Y選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)S使能端2選1：A08選1：A2A1A04選1：A1A0邏輯關系輸入控制端輸入數(shù)據(jù)：輸出：

Y=Di。使能端

S:選擇端（輸入地址代碼）輸出控制D3D2D1D0;D7D6D5D4D3D2D1D0；154當前第154頁\共有185頁\編于星期六\13點一、數(shù)據(jù)選擇器的工作原理以4選1數(shù)據(jù)選擇器為例介紹數(shù)據(jù)選擇器的工作原理。

155當前第155頁\共有185頁\編于星期六\13點例：四選一數(shù)據(jù)選擇器輸出邏輯表達式：輸入4個D0,D1,D2,D3，輸出1個Y，需要2個數(shù)據(jù)選擇控制端A1,A0根據(jù)要求，可列出真值表：（S為控制端，S=1時工作）也經(jīng)常把A1A0叫作地址輸入端簡化SA1A0Y0××100101110111SA1A0D3D2D1D0Y0××××××100×××0100×××1101××0×101××1×110×0××110×1××1110×××1111×××0100101010D0D1D2D3156當前第156頁\共有185頁\編于星期六\13點邏輯圖：DA0123D10ADDY≥1&11111S控制端數(shù)據(jù)輸入端地址輸入端157當前第157頁\共有185頁\編于星期六\13點74LS153是一種集成的雙4選1數(shù)據(jù)選擇器1、74LS153有兩個完全相同的4選1數(shù)據(jù)選擇器。2、兩個數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端各自獨立。3、給定不同的地址代碼（A0A1的狀態(tài)組合），即可從4個數(shù)據(jù)中選出所要的一個，送到輸出端Y。10D12D22S1和S2是附加控制端，用于控制電路的工作狀態(tài)和擴展功能。158當前第158頁\共有185頁\編于星期六\13點輸出的邏輯表達式：74LS153的邏輯圖159當前第159頁\共有185頁\編于星期六\13點74LS153的功能圖輸出的邏輯表達式：使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止狀態(tài)單個4選1數(shù)據(jù)選擇器的功能圖160當前第160頁\共有185頁\編于星期六\13點74LS153管腳圖選擇端選擇端