存儲器的擴展

存儲器的擴展第1頁，課件共25頁，創(chuàng)作于2023年2月由于存儲器的字數(shù)與存儲器芯片的字數(shù)一致，8K=213，故只需13根地址線(A12A0)對各芯片內(nèi)的存儲單元尋址，每一芯片只有一條數(shù)據(jù)線，所以需要8片這樣的芯片，將它們的數(shù)據(jù)線分別接到數(shù)據(jù)總線(D7D0)的相應(yīng)位。在此連接方法中，每一條地址線有8個負載，每一條數(shù)據(jù)線有一個負載。位擴展法中，所有芯片都應(yīng)同時被選中，各芯片CS端可直接接地，也可并聯(lián)在一起，根據(jù)地址范圍的要求，與高位地址線譯碼產(chǎn)生的片選信號相連。對于此例，若地址線A0A12上的信號為全0，即選中了存儲器0號單元，則該單元的8位信息是由各芯片0號單元的1位信息共同構(gòu)成的?？梢钥闯觯粩U展的連接方式是將各芯片的地址線、片選CS、讀/寫控制線相應(yīng)并聯(lián)，而數(shù)據(jù)線要分別引出。第2頁，課件共25頁，創(chuàng)作于2023年2月圖6.17用8K1位芯片組成8K8位的存儲器第3頁，課件共25頁，創(chuàng)作于2023年2月

2．字擴展

字擴展用于存儲芯片的位數(shù)滿足要求而字數(shù)不夠的情況，是對存儲單元數(shù)量的擴展。圖6.18給出了用4個16K8芯片經(jīng)字擴展構(gòu)成一個64K8存儲器系統(tǒng)的連接方法。圖6.18有16?K8位芯片組成64?K8位的存儲器第4頁，課件共25頁，創(chuàng)作于2023年2月圖中4個芯片的數(shù)據(jù)端與數(shù)據(jù)總線D7D0相連；地址總線低位地址A13A0與各芯片的14位地址線連接，用于進行片內(nèi)尋址；為了區(qū)分4個芯片的地址范圍，還需要兩根高位地址線A14、A15經(jīng)2–4譯碼器譯出4根片選信號線，分別和4個芯片的片選端相連。各芯片的地址范圍見表6.6。第5頁，課件共25頁，創(chuàng)作于2023年2月表6.6圖6.16中各芯片地址空間分配表A15A14A13A12A11…A1A0說明10000000…00111…11最低地址(0000H)最高地址(3FFFH)20101000…00111…11最低地址(4000H)最高地址(7FFFH)31010000…00111…11最低地址(8000H)最高地址(BFFFH)41111000…00111…11最低地址(C000H)最高地址(FFFFH)地址片號第6頁，課件共25頁，創(chuàng)作于2023年2月可以看出，字擴展的連接方式是將各芯片的地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，而由片選信號來區(qū)分各片地址。也就是將低位地址線直接與各芯片地址線相連，以選擇片內(nèi)的某個單元；用高位地址線經(jīng)譯碼器產(chǎn)生若干不同片選信號，連接到各芯片的片選端，以確定各芯片在整個存儲空間中所屬的地址范圍。第7頁，課件共25頁，創(chuàng)作于2023年2月

3．字位同時擴展在實際應(yīng)用中，往往會遇到字數(shù)和位數(shù)都需要擴展的情況。

若使用lk位存儲器芯片構(gòu)成一個容量為MN位(M>l，N>k)的存儲器，那么這個存儲器共需要(M/l)(N/k)個存儲器芯片。連接時可將這些芯片分成(M/l)個組，每組有(N/k)個芯片，組內(nèi)采用位擴展法，組間采用字擴展法。圖6.19給出了用2114(1K4)RAM芯片構(gòu)成4K8存儲器的連接方法。第8頁，課件共25頁，創(chuàng)作于2023年2月圖6.19字位同時擴展連接圖第9頁，課件共25頁，創(chuàng)作于2023年2月圖中將8片2114芯片分成了4組(RAM1、RAM2、RAM3和RAM4)，每組2片。組內(nèi)用位擴展法構(gòu)成1K8的存儲模塊，4個這樣的存儲模塊用字擴展法連接便構(gòu)成了4K8的存儲器。用A9A010根地址線對每組芯片進行片內(nèi)尋址，同組芯片應(yīng)被同時選中，故同組芯片的片選端應(yīng)并聯(lián)在一起。本例用2–4譯碼器對兩根高位地址線A10A11譯碼，產(chǎn)生4根片選信號線，分別與各組芯片的片選端相連。第10頁，課件共25頁，創(chuàng)作于2023年2月6.4.2存儲器與CPU的連接

CPU對存儲器進行訪問時，首先要在地址總線上發(fā)地址信號，選擇要訪問的存儲單元，還要向存儲器發(fā)出讀/寫控制信號，最后在數(shù)據(jù)總線上進行信息交換。因此，存儲器與CPU的連接實際上就是存儲器與三總線中相關(guān)信號線的連接。

1．存儲器與控制總線的連接在控制總線中，與存儲器相連的信號線為數(shù)不多，如8086/8088最小方式下的M/IO(8088為M/IO)、RD和WR，最大方式下的MRDC、MWTC、IORC和IOWC等，連接也非常簡單，有時這些控制線(如M/IO)也與地址線一同參與地址譯碼，生成片選信號。第11頁，課件共25頁，創(chuàng)作于2023年2月

2．存儲器與數(shù)據(jù)總線的連接對于不同型號的CPU，數(shù)據(jù)總線的數(shù)目不一定相同，連接時要特別注意。

8086CPU的數(shù)據(jù)總線有16根，其中高8位數(shù)據(jù)線D15D8接存儲器的高位庫(奇地址庫)，低8位數(shù)據(jù)線D7D0接存儲器的低位庫(偶地址庫)，根據(jù)BHE(選擇奇地址庫)和A0(選擇偶地址庫)的不同狀態(tài)組合決定對存儲器做字操作還是字節(jié)操作。圖6.20給出了由兩片6116(2K8)構(gòu)成的2K字(4K字節(jié))的存儲器與8086CPU的連接情況。

8位機和8088CPU的數(shù)據(jù)總線有8根，存儲器為單一存儲體組織，沒有高低位庫之分，故數(shù)據(jù)線連接較簡單。第12頁，課件共25頁，創(chuàng)作于2023年2月圖6.206116與8086CPU的連接第13頁，課件共25頁，創(chuàng)作于2023年2月

3．存儲器與地址總線的連接前面已經(jīng)提到，對于由多個存儲芯片構(gòu)成的存儲器，其地址線的譯碼被分成片內(nèi)地址譯碼和片間地址譯碼兩部分。片內(nèi)地址譯碼用于對各芯片內(nèi)某存儲單元的選擇，而片間地址譯碼主要用于產(chǎn)生片選信號，以決定每一個存儲芯片在整個存儲單元中的地址范圍，避免各芯片地址空間的重疊。片內(nèi)地址譯碼在芯片內(nèi)部完成，連接時只需將相應(yīng)數(shù)目的低位地址總線與芯片的地址線引腳相連。片選信號通常要由高位地址總線經(jīng)譯碼電路生成。地址譯碼電路可以根據(jù)具體情況選用各種門電路構(gòu)成，也可使用現(xiàn)成的譯碼器，如74LS138(3–8譯碼器)等。圖6.21給出了74LS138的引腳圖，表6.7為74LS138譯碼器的真值表。第14頁，課件共25頁，創(chuàng)作于2023年2月圖6.2174LS138引腳第15頁，課件共25頁，創(chuàng)作于2023年2月表6.774LS138譯碼器真值表第16頁，課件共25頁，創(chuàng)作于2023年2月片間地址譯碼一般有線選法、部分譯碼和全譯碼等方法。線選法是直接將某高位地址線接某存儲芯片片選端，該地址線信號為1時選中所連芯片，然后再由低位地址對該芯片進行片內(nèi)尋址。線選法不需外加邏輯電路，線路簡單，但不能充分利用系統(tǒng)的存儲空間，可用于小型微機系統(tǒng)或芯片較少時。全譯碼是除了地址總線中參與片內(nèi)尋址的低位地址線外，其余所有高位地址線全部參與片間地址譯碼。全譯碼法不會產(chǎn)生地址碼重疊的存儲區(qū)域，對譯碼電路要求較高。部分譯碼是線選法和全譯碼相結(jié)合的方法，即利用高位地址線譯碼產(chǎn)生片選信號時，有的地址線未參加譯碼。這些空閑地址線在需要時還可以對其他芯片進行線選。部分譯碼會產(chǎn)生地址碼重疊的存儲區(qū)域。第17頁，課件共25頁，創(chuàng)作于2023年2月6.5幾種新型存儲器簡介

1．閃速存儲器(FlashMemory)Flash存儲器是1983年由Intel公司首先推出的，其商品化于1988年。就其本質(zhì)而言，F(xiàn)lash存儲器屬于E2PROM類型，在不加電的情況下能長期保持存儲的信息。F1ash存儲器之所以被稱為閃速存儲器，是因為用電擦除且能通過公共源極或公共襯底加高壓實現(xiàn)擦除整個存儲矩陣或部分存儲矩陣，速度很快，與E2PROM擦除一個地址(一個字節(jié)或16位字)的時間相同。第18頁，課件共25頁，創(chuàng)作于2023年2月

Flash存儲器既有MROM和RAM兩者的性能，又有MROM、DRAM一樣的高密度、低成本和小體積。它是目前惟一具有大容量、非易失性、低價格、可在線改寫和較高速度幾個特性共存的存儲器。同DRAM比較，F(xiàn)1ash存儲器有兩個缺點：可擦寫次數(shù)有限和速度較慢。所以從目前看，它還無望取代DRAM，但它是一種理想的文件存儲介質(zhì)，特別適用于在線編程的大容量、高密度存儲領(lǐng)域。由于Flash存儲器的獨特優(yōu)點，在一些較新的主板上采用FlashROMBIOS，會使得BIOS升級非常方便，在Pentium微機中已把BIOS系統(tǒng)駐留在Flash存儲器中。Flash存儲器亦可用做固態(tài)大容量存儲器。由于FlashMemory集成度不斷提高，價格降低，使其在便攜機上取代小容量硬盤已成為可能。第19頁，課件共25頁，創(chuàng)作于2023年2月

2.同步動態(tài)存儲器SDRAM(SynchronousDRAM)

SDRAM是同步動態(tài)存儲器，又稱為同步DRAM。SDRAM基于雙存儲體結(jié)構(gòu)，內(nèi)含兩個交錯的存儲陣列，當(dāng)CPU從一個存儲體或陣列訪問數(shù)據(jù)的同時，另一個已準備好讀寫數(shù)據(jù)。通過兩個存儲陣列的緊密切換，讀取效率得到成倍提高。理論上速度可與CPU頻率同步，與CPU共享一個時鐘周期。SDRAM不僅可用做主存，在顯示卡專用內(nèi)存方面也有廣泛應(yīng)用。對顯示卡來說，數(shù)據(jù)帶寬越寬，同時處理的數(shù)據(jù)就越多，顯示的信息就越多，顯示質(zhì)量也就越高。SDRAM也將應(yīng)用于一種集成主存和顯示內(nèi)存的結(jié)構(gòu)——共享內(nèi)存結(jié)構(gòu)(UMA)當(dāng)中。許多高性能顯示卡價格昂貴，就是因為其專用顯示內(nèi)存成本極高，UMA技術(shù)利用主存作顯示內(nèi)存，不再需要增加專門的顯示內(nèi)存，因此這種結(jié)構(gòu)在很大程度上降低了系統(tǒng)成本。第20頁，課件共25頁，創(chuàng)作于2023年2月

3．雙數(shù)據(jù)傳輸率同步動態(tài)隨機存儲器DDRDRAM(DoubleDataRateDRAM)

在同步動態(tài)讀寫存儲器SDRAM的基礎(chǔ)上，采用延時鎖定環(huán)(Delay-1ockedLoop)技術(shù)提供數(shù)據(jù)選通信號對數(shù)據(jù)進行精確定位，在時鐘脈沖的上升沿和下降沿都可傳輸數(shù)據(jù)(而不是第一代SDRAM僅在時鐘脈沖的下降沿傳輸數(shù)據(jù)，“DDR”即“雙數(shù)據(jù)率”的意思)，這樣就在不提高時鐘頻率的情況下，使數(shù)據(jù)傳輸率提高一倍。由于DDRDRAM需要新的高速時鐘同步電路和符合JEDEC標準的存儲器模塊，所以主板和芯片組的成本較高，一般只能用于高檔服務(wù)器和工作站上。GeForce256顯卡大量采用了DDR存儲器做顯存，顯示效果成倍提升。第21頁，課件共25頁，創(chuàng)作于2023年2月

4．接口動態(tài)隨機存儲器DRDRAM(DirectRambusDRAM)

從1996年開始，Rambus公司就在Intel公司的支持下制定出新一代RDRAM標準，這就是DRDRAM。它與傳統(tǒng)DRAM的區(qū)別在于引腳定義會隨命令而變，同一組引腳線可以被定義成地址線，也可以被定義成控制線。其引腳數(shù)僅為正常DRAM的1/3。當(dāng)需要擴展芯片容量時，只需要改變命令，不需要增加芯片引腳。這種芯片可以支持400MHz外頻，再利用上升沿和下降沿兩次傳輸數(shù)據(jù)，可以使數(shù)據(jù)傳輸率達到800MHz。同時通過把單個內(nèi)存芯片的數(shù)據(jù)輸出通道從8位擴展成16位，這樣在100MHz時就可以使最大數(shù)據(jù)輸出率達到1.6GB/s。第22頁，課件共25頁，創(chuàng)作于2023年2月

5．帶高速緩存動態(tài)隨機存儲器CDRAM(CachedDRAM)CDRAM是日本三菱電氣公司開發(fā)的專有技術(shù)，通過在DRAM芯片上集成一定數(shù)量的高速SRAM作為高速緩沖存儲器Cache和同步控制接口，來提高存儲器的性能。這種芯片使用單一的+3V電源，低壓TTL輸入輸出電平。目前三菱公司可以提供的CDRAM為4MB和16MB版本，其片內(nèi)Cache為16KB，與128位內(nèi)部總線配合工作，可以實現(xiàn)100MHz的數(shù)據(jù)訪問。流水線式存取時間為7ns。第23頁，課件共25頁，創(chuàng)作于2023年2月

6．虛擬通道存儲器VCM(VirtualChannelMemory)

VCM由NEC公司開發(fā)，是一種新興的“緩沖式DRAM”，該技術(shù)將在大容量SDRAM中采用。它集成了所謂的“通道緩沖”，由高速寄存器進行配置和控制。在實現(xiàn)高速數(shù)據(jù)傳輸(即“帶寬”增大)的同時，VCM還維持著與傳統(tǒng)SDRAM的高度兼容性，所以通常也把VCM內(nèi)存稱為VCMSDRAM。在設(shè)計上，系統(tǒng)(主要是主板)不需要做大的改動，便能提供對VCM的支持。VCM可從內(nèi)存前端進程的外部對所集成的這種“通道緩沖”執(zhí)行讀寫操作。對于內(nèi)存單元與通道緩沖之間的數(shù)據(jù)傳輸，以及內(nèi)存單元的預(yù)充電和刷新等內(nèi)部操作，VCM要求它獨立于前端進程進行，即后臺處理與前臺處理可同時進行。