三維集成的發(fā)展與趨勢(shì)

三維集成的發(fā)展與趨勢(shì)

1系統(tǒng)發(fā)展方向隨著無(wú)線通信、汽車(chē)電子等生活必需品的快速發(fā)展，電路整合面臨著巨大的挑戰(zhàn)。多功能、規(guī)模化、便攜式、高效、低效率和高可靠性發(fā)展趨勢(shì)。隨著電路規(guī)模的逐步提高，微波的可量化性（ic）達(dá)到納米規(guī)模，以及摩爾定法的可持續(xù)發(fā)展。如何實(shí)現(xiàn)更具特色和成本的系統(tǒng)已成為一個(gè)必須盡快解決的問(wèn)題。三維(ThreeDimension,3D)集成采用在垂直方向堆疊多個(gè)芯片或模塊的方法,使得按照摩爾定律的尺寸縮小得以延續(xù),還可以集成不同的器件與技術(shù),形成高集成、多功能的電子產(chǎn)品。隨著封裝互連技術(shù)的不斷發(fā)展以及人們對(duì)集成概念的不斷創(chuàng)新,3D集成逐漸廣泛應(yīng)用,盡管還面臨著散熱、成本等多種問(wèn)題,但3D集成無(wú)疑是未來(lái)電子系統(tǒng)的發(fā)展方向?；诖?本文主要對(duì)3D集成技術(shù)的概念與發(fā)展特點(diǎn)做出專(zhuān)門(mén)的討論。23d綜合概念2.1按比例縮小是當(dāng)前生物過(guò)程制造的重點(diǎn),需要采用新型同步控制系統(tǒng)自摩爾定律首次預(yù)測(cè)硅片上晶體管的數(shù)量每18個(gè)月翻一番以來(lái),電子學(xué)取得了重要的進(jìn)步,預(yù)測(cè)到2016年前后,將批量生產(chǎn)設(shè)計(jì)規(guī)則22納米的集成電路。但是隨著晶體管的密度增加,開(kāi)發(fā)難度及成本,以及相應(yīng)生產(chǎn)工藝的成本也隨之陡然增加,按比例縮小集成電路的發(fā)展已經(jīng)接近極限,面臨的問(wèn)題有:(1)由于晶體管的數(shù)量更多以及更高頻率的工作,單芯片上的總能量需求和能量密度將會(huì)增加;(2)未來(lái)系統(tǒng)需要集成多種非電子功能,如射頻、光/光電、執(zhí)行器、MEMS等;(3)隨著元件的不斷縮小,引線延遲對(duì)性能影響的比例不斷增大。正是這一系列的嚴(yán)峻挑戰(zhàn)促使了“MoreThanMoore”定律及3D集成的發(fā)展與應(yīng)用。3D集成是“MorethanMoore”應(yīng)用的方法,在保證芯片面積不變的前提下提高芯片上的器件數(shù)目,國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)宣稱3D集成是達(dá)到更高晶體管集成密度的關(guān)鍵技術(shù)2.2制造3d集成的關(guān)鍵技術(shù)3D集成通常定義為堆疊和垂直互連的器件層的制造3D集成的技術(shù)領(lǐng)域可以劃分為三類(lèi):封裝堆疊,芯片堆疊(沒(méi)有TSV)以及TSV技術(shù),前兩類(lèi)技術(shù)可統(tǒng)稱為3D封裝2.3d集成技術(shù)特點(diǎn)3D集成的發(fā)展基于兩個(gè)核心問(wèn)題:一是發(fā)展摩爾定律,實(shí)現(xiàn)晶體管密度的翻番和芯片性能的提升;二是實(shí)現(xiàn)功能翻番,即異質(zhì)集成(heterogeneousintegration)。(1)降低系統(tǒng)尺寸。3D集成采用芯片在垂直方向的堆疊,顯著提高了封裝效率,從而降低系統(tǒng)尺寸。相對(duì)于二維封裝,三維封裝可以縮小體積5~6倍,減輕重量2~13倍(2)顯著提高系統(tǒng)性能。3D集成可以大大縮短互連長(zhǎng)度,在減小芯片面積的同時(shí)緩解互連延遲問(wèn)題,從而允許更高的運(yùn)行速度和更低的功率消耗。(3)允許異質(zhì)集成。3D集成提供了構(gòu)建混合多種技術(shù)器件的高復(fù)雜度系統(tǒng)的可能性,這是3D集成最重要的優(yōu)勢(shì)。異質(zhì)集成將在后文中詳細(xì)介紹。33d的綜合發(fā)展特點(diǎn)3.1系統(tǒng)集成制的變革封裝技術(shù)從上世紀(jì)70年代的雙列直插封裝(DIP)開(kāi)始,經(jīng)過(guò)了矩形扁平封裝(QFP)、球柵陣列(BGA)、芯片級(jí)尺寸封裝(CSP)、多芯片組件(MCM)等階段,發(fā)展到如今的3D封裝。從表觀上看,封裝向小型化、高密度、低功耗的趨勢(shì)發(fā)展,而更為根本的理念變革是封裝從面向器件走向面向系統(tǒng)。現(xiàn)代封裝除了保護(hù)芯片、提供電連接等傳統(tǒng)功能外,更利用薄膜、厚膜工藝以及嵌入工藝將系統(tǒng)的信號(hào)傳輸電路及大部分有源、無(wú)源元件進(jìn)行集成,并與芯片的高密度封裝和元器件外貼工藝相結(jié)合,從而實(shí)現(xiàn)對(duì)系統(tǒng)的封裝集成,達(dá)到最高密度的封裝。隨著封裝技術(shù)與理念的發(fā)展,系統(tǒng)集成也隨之不斷變革。從最初的所有分立元器件在系統(tǒng)板上互連的板上系統(tǒng)(systemonboard,SoB)發(fā)展到當(dāng)前的片上系統(tǒng)(SystemonChip,SoC)、系統(tǒng)級(jí)封裝(SysteminPackage,SiP),以及SoP(SystemonPackage)、SoW(SystemonWafer)等多種集成方式并存,可以預(yù)見(jiàn),封裝與系統(tǒng)的概念將逐漸模糊,最終發(fā)展為“封裝即系統(tǒng)”。(1)SoC在單個(gè)硅片上集成一個(gè)系統(tǒng),可包括處理器、高密度邏輯電路、模擬和混合信號(hào)電路、存儲(chǔ)器等,主要是一種依賴于硅片工藝的技術(shù),是最好的片上集成(bestofon-chipintegration)(2)SiP將多個(gè)不同功能的有源元件,以及無(wú)源元件、微機(jī)電系統(tǒng)(MEMS)、光學(xué)元件等其他元件,組合到一個(gè)單元中,形成一個(gè)可提供多種功能的系統(tǒng)或子系統(tǒng),允許異質(zhì)IC集成,是最好的封裝集成。相比于SoC,SiP集成相對(duì)簡(jiǎn)單,設(shè)計(jì)周期和面市周期更短,成本較低,可以實(shí)現(xiàn)更復(fù)雜的系統(tǒng),但SiP也僅僅集成了10~20%的系統(tǒng)(3)SoP的定義:SoP是一個(gè)高度小型化的系統(tǒng)技術(shù),將計(jì)算、通信、娛樂(lè)、生物-電子等功能合并在一個(gè)封裝或組件中,它的小型化是通過(guò)系統(tǒng)級(jí)元件(微米級(jí),甚至納米級(jí))的封裝集成來(lái)達(dá)到的SoP與SiP的最根本區(qū)別在于系統(tǒng)的集成度。ITRS指出,SiP“選擇性”的(optionally)集成無(wú)源、MEMS、光學(xué)等元器件;而SoP的目的是集成整個(gè)系統(tǒng),利用薄膜技術(shù)將元件嵌入到基板中,尤其是系統(tǒng)中數(shù)量巨大的無(wú)源元件。因此,SiP雖然集成度稍低,但靈活度高,目前應(yīng)用也十分廣泛;SoP可集成80~90%的系統(tǒng),但在設(shè)計(jì)、材料、處理、組裝、可靠性和測(cè)試等多方面還存在一系列技術(shù)難題,目前,SoP更多的應(yīng)用于小模塊,或是實(shí)驗(yàn)室的概念型系統(tǒng)。3.2引線鍵合與倒裝芯片的3d集成系統(tǒng)從平面放置到垂直堆疊的突破大大縮短了互連長(zhǎng)度,而在互連方式上,則先后經(jīng)過(guò)了引線鍵合(wirebonding)、倒裝芯片(flipchip)和TSV,在這三種技術(shù)發(fā)展過(guò)程中,互連長(zhǎng)度不斷降低,芯片利用率不斷提高,TSV更是將3D集成的概念完美實(shí)現(xiàn)。(1)采用引線鍵合方法的3D集成是將不同的堆疊芯片利用一個(gè)共用的插入板(或封裝)互連,每個(gè)芯片通過(guò)引線鍵合連接到插入板。引線鍵合的主要缺點(diǎn)是緊密放置的引線之間存在很大電感耦合,性能受到互連長(zhǎng)度的制約,不適合高頻、高速電路。按照堆疊芯片的尺寸,采用引線鍵合的3D集成可以分為金字塔式、懸掛式,如圖1所示。在實(shí)際應(yīng)用中,往往是幾種構(gòu)型的組合。(2)與引線鍵合相比,倒裝芯片可以減短芯片與系統(tǒng)其他部分互連的電長(zhǎng)度,提高電性能;利用芯片的整個(gè)區(qū)域,允許更高數(shù)量的互連,是性能與成本折衷的較好選擇。倒裝芯片的3D集成常采用混合芯片堆疊方式,即倒裝芯片互連與引線鍵合組合,如圖2所示。頂層芯片倒裝可以消除到基板的長(zhǎng)引線連接,常用于芯片間通信,具有高頻運(yùn)行、低寄生效應(yīng)、高I/O密度、小型化等優(yōu)點(diǎn)。底層芯片倒裝有利于芯片高速運(yùn)行,這種方法將基板互連分為兩個(gè)區(qū)域,芯片下部用于倒裝芯片,芯片之外用于引線鍵合,提高了基板的使用率,但頂部芯片的引線鍵合仍然有高寄生效應(yīng)。(3)TSV是在硅片(芯片、晶圓或者硅芯片載板)中鉆的通孔,孔中填充銅、鉬、鎢等導(dǎo)體材料,形成模塊或子系統(tǒng)中的垂直電互連。TSV的優(yōu)勢(shì)不在于成本而在于其出色的性能。與引線鍵合相比,可以明顯降低系統(tǒng)尺寸,用于連接的表面可以降低至少30%當(dāng)前采用TSV集成的主要障礙是高成本、通孔的電隔離以及新設(shè)備的高額投資等,因此TSV還未獲得廣泛應(yīng)用,但它是一個(gè)很有前途的發(fā)展方向,ITRS曾經(jīng)預(yù)測(cè),到2010年后使用TSV的堆疊芯片數(shù)量將超過(guò)9片3.3與晶圓級(jí)集成的wlp集成技術(shù)晶圓級(jí)封裝(waferlevelpackage,WLP)是在晶圓上完成封裝制程,具有大幅減小封裝結(jié)構(gòu)的面積、降低制造成本、電性能優(yōu)、批次制造等優(yōu)勢(shì),可明顯的降低工作量與設(shè)備的需求。隨著晶圓加工處理技術(shù)的不斷發(fā)展,人們將WLP與多種系統(tǒng)集成方法相結(jié)合,發(fā)展出了WLCSP、WLSiP、WLSoP等多種概念。3DWLP集成則是將WLP與3D集成技術(shù)結(jié)合的先進(jìn)集成方法,如圖3所示,對(duì)晶圓進(jìn)行導(dǎo)線重布(redistribution)后,多個(gè)晶圓垂直堆疊粘合(wafertowafer,W2W),再切片形成3D集成的IC。該方法制造成本低,但存在已知合格芯片(knowngooddie,KGD)的問(wèn)題。圖3所示的是最理想的WLP集成方法,所有步驟都是在晶圓級(jí)進(jìn)行,最后完成切片,為了解決工藝、成品率等問(wèn)題,人們提出了多種技術(shù)或工藝,可能并非所有步驟都在晶圓級(jí)進(jìn)行,例如在文獻(xiàn)[8]提出的“重構(gòu)晶圓”(“re-builtwafer”)集成技術(shù)中,芯片在單晶圓上經(jīng)過(guò)導(dǎo)線重布后,切割晶圓并測(cè)試芯片,再進(jìn)行3D集成,這種方法可以避免KGD的問(wèn)題,此外還有D2W(dietowafer)集成等。隨著WLP技術(shù)的發(fā)展,法國(guó)CEA-LETI提出了晶圓上系統(tǒng)(Systemonwafer,SoW)的概念3.4異質(zhì)集成技術(shù)3D集成最大的優(yōu)勢(shì)在于其異質(zhì)集成的能力。異質(zhì)集成是在一個(gè)封裝中靈活的、小型化的、成本合理的集成不同的功能,如信號(hào)處理、傳感器、執(zhí)行器、光子學(xué)、能量、冷卻等。“異質(zhì)”具有多種含義,包括:(1)不同的學(xué)科:電子、機(jī)械、光學(xué)、化學(xué)等;(2)不同的材料:硅、III-V族及其他化合物等;(3)不同的器件:半導(dǎo)體微電子器件、光電子/光子器件、MEMS、NEMS等;(4)不同的功能:信號(hào)處理、傳感器、執(zhí)行器、光子學(xué)、能量、冷卻等;(5)不同的工藝:CMOS工藝,GaAs工藝等;(6)不同的尺寸:如不同尺寸的晶圓。異質(zhì)集成對(duì)不同的材料與器件采用最合適的工藝,從而可使系統(tǒng)性能最佳化,例如用硅提供無(wú)源元件和驅(qū)動(dòng)電路,而用GaAs和其它III-V化合物半導(dǎo)體構(gòu)建高性能微波器件。異質(zhì)集成可以“自下而上”進(jìn)行,主要是在一塊芯片上集成與CMOS兼容的技術(shù)和材料,也可“自上而下”進(jìn)行,將不同技術(shù)和材料集成在封裝中。異質(zhì)集成有凸點(diǎn)鍵合、晶圓粘合、薄膜集成三種方法。世界各國(guó)高度重視異質(zhì)集成的發(fā)展。歐洲認(rèn)為異質(zhì)集成是微電子和應(yīng)用系統(tǒng)間的橋梁,并提出了多個(gè)研究重點(diǎn)。美國(guó)國(guó)防先進(jìn)研究計(jì)劃局(DARPA)針對(duì)異質(zhì)集成有材料與硅的異質(zhì)集成(HIMS)、垂直互聯(lián)傳感器陣列(VISA)、硅基化合物半導(dǎo)體材料(COSMOS)等多個(gè)項(xiàng)目,發(fā)展3D電子集成和微系統(tǒng)的基本可行技術(shù),實(shí)現(xiàn)化合物半導(dǎo)體器件與標(biāo)準(zhǔn)SiCMOS技術(shù)的微細(xì)尺度異質(zhì)集成。文獻(xiàn)[9]提出采用硅插件板的異質(zhì)集成方法。圖5是用該方法實(shí)現(xiàn)的高集成收發(fā)器模塊,并已采用這種概念制作了10GHzCMOS無(wú)線收發(fā)系統(tǒng)。圖6是由多家機(jī)構(gòu)(IMEC、LETI、CSEM、FHG、Tyndall)合作研制的Ku波段多普勒雷達(dá)模塊上述多普勒雷達(dá)模塊除去天線,可以看成是二維結(jié)構(gòu)的異質(zhì)集成,圖8是格魯門(mén)公司為DARPA研制的X波段T/R模塊可以看出,異質(zhì)集成使得各種器件能夠用最優(yōu)勢(shì)的工藝與材料制作,