數(shù)字電路跑馬燈實驗報告

實驗名稱：發(fā)光二極管走馬燈電路設(shè)計與實現(xiàn)姓名:班級:班內(nèi)序號：學(xué)院：日期：一、發(fā)光二極管走馬燈電路設(shè)計與實現(xiàn)1.實驗?zāi)康?1)進一步了解時序電路描述方法；(2)熟悉狀態(tài)機的設(shè)計方法。2.實驗所用儀器及元器件(1)計算機；(2)直流穩(wěn)壓電源；(3)數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板。3.實驗任務(wù)與要求設(shè)計并實現(xiàn)一個控制8個發(fā)光二極管亮滅的電路，仿真驗證其功能，并下載到實驗板測試。(1)單點移動模式：一個點在8個發(fā)光二極管上來回的亮(2)幕布式：從中間兩個點，同時向兩邊依次點亮直至全亮，然后再向中間點滅，依次往復(fù)。4.設(shè)計思路和過程(1)設(shè)計一個模8計數(shù)器和一個模5計數(shù)器，在輸入的時鐘信號的上升沿觸發(fā)。(2)對于模8計數(shù)器，當(dāng)計數(shù)值達(dá)到“001”時，計數(shù)標(biāo)志位設(shè)置為‘0’，進行加計數(shù)；當(dāng)計數(shù)值達(dá)到“110”時，計數(shù)標(biāo)志位設(shè)置為‘1’，進行減計數(shù)。(3)模5計數(shù)器的設(shè)計思路與模8計數(shù)器相同。(4)對于輸入的控制信號，當(dāng)控制信號為“1”時，利用3線至8線譯碼器輸出控制信號，實現(xiàn)單點移動模式；當(dāng)控制信號為“0”時，利用3線至8線譯碼器輸出控制信號，利用其中的5個狀態(tài)，實現(xiàn)幕布式；5.VHDL代碼這是庫申明和實體申明，有三個輸入端分別為控制端，時鐘，復(fù)位。一個八位的輸出端。TEMP用作輸出；TEMP1，TEMP2為計數(shù)器狀態(tài)，用作計數(shù)器的設(shè)計FLAG1，F(xiàn)LAG2標(biāo)記計數(shù)器的計數(shù)方式，當(dāng)為1是加計數(shù)，為0時減計數(shù)。當(dāng)控制端為1時實現(xiàn)單點移動模式，能夠自啟動。當(dāng)控制端為0時實現(xiàn)幕布式，將TEMP的值賦給輸出Q。6.仿真波形及分析(1)仿真波形(2)波形分析由波形可見，當(dāng)控制信號輸入為“1”時，輸出的8個端口依次出現(xiàn)正脈沖，代表一個發(fā)光的點在8個發(fā)光二極管上來回的亮；當(dāng)輸入為“0”時，輸出的8個端口出現(xiàn)正脈沖的時間與脈沖的長度呈現(xiàn)“中間寬，兩頭窄”的形狀，實現(xiàn)了幕布式的點燈方式.由圖可知，該電路實現(xiàn)了要求的邏輯。7.故障及問題分析（1）開始設(shè)計時沒有想到用計數(shù)器實現(xiàn)，導(dǎo)致全用case語句實現(xiàn)當(dāng)設(shè)計單點移動時正確，但當(dāng)實現(xiàn)幕布式是導(dǎo)致條件有重復(fù)故改用模8計數(shù)器實現(xiàn)，其實單點移動可以不用計數(shù)器而直接使用case語句，但為了統(tǒng)一思路都改為用計數(shù)器實現(xiàn)。(2)一開始設(shè)計模8計數(shù)器時，將程序下載到電路板上，撥動撥碼開關(guān)使電路工作在單點移動狀態(tài)時，發(fā)現(xiàn)只有兩邊的兩個燈輪流亮，其他燈都不亮，即計數(shù)變量記到“111”時，計數(shù)標(biāo)志位的值仍為0，下一狀態(tài)計數(shù)變量變?yōu)椤?00”時，計數(shù)標(biāo)志位才變?yōu)?，這就導(dǎo)致輸出的信號只有兩種狀態(tài)。可能是因為是同步變化，then執(zhí)行有時鐘延時的關(guān)系，于是將計數(shù)變量改變?yōu)楫?dāng)為“001”時變?yōu)?，“110”時變?yōu)?就解決了這一問題。（3）仿真波形時發(fā)現(xiàn)都沒有輸出，因為忘了將TEMP賦值給Q。加上后正確。9.本實驗總結(jié)與結(jié)論1.經(jīng)過邏輯分析，編寫VHDL代碼，然后調(diào)試，進行波形仿真，最后下載到實驗板實現(xiàn)，經(jīng)過一系列工序，成功實現(xiàn)了數(shù)碼管掃描顯示控制器及發(fā)光二極管走馬燈電路。2.進行數(shù)字電路實驗，理論分析是十分重要的一環(huán)，只有邏輯分析透徹?zé)o誤了，才能用語言進行描述，進而用硬件實現(xiàn)。這次實驗讓我對VHDL這樣一門硬件描述語言有了更加深刻的認(rèn)識。3.通過這次實驗，我對VHDL狀態(tài)機有了更深層次的理解，也進一步理解了課堂上關(guān)于時序