利用FPGA器件FLEX EP10K50芯片實(shí)現(xiàn)DDS電路的設(shè)計(jì)

利用FPGA器件FLEXEP10K50芯片實(shí)現(xiàn)DDS電路的設(shè)計(jì)直接數(shù)字頻率合成（DirectDigitalFrequencySynthesis）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠商都相繼推出采用先進(jìn)的CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片（其中應(yīng)用較為廣泛的是AD公司的AD985X系列），為電路設(shè)計(jì)者提供了多種選擇。然而在某些場(chǎng)合，專用的DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的FPGA器件設(shè)計(jì)符合自己需要的DDS電路就是一個(gè)很好的解決方法。1DDS電路工作原理圖1是DDS電路的基本原理框圖。DDS的工作原理是以數(shù)控振蕩的方式產(chǎn)生頻率、相位可控的正弦波。電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器（DAC）和低通濾波器（LPF）。具體工作過程如下：每來(lái)一個(gè)時(shí)鐘脈沖fc，N位累加器將頻率控制數(shù)據(jù)M與相位寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至相位寄存器的輸入端。相位寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到累加器的輸入端，以使累加器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加；另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（圖1中的正弦查找表），幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。DDS輸出信號(hào)的頻率為：可見，通過設(shè)定相位累加器位數(shù)、頻率控制字和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS的頻率分辨率為：由于基準(zhǔn)時(shí)鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率，位數(shù)越多，分辨率越高。2利用FPGA設(shè)計(jì)DDS電路在FPGA設(shè)計(jì)DDS電路時(shí)，相位累加器是DDS電路的一個(gè)關(guān)鍵部分，高效快速的累加器能提高DDS的性能。累加器可以利用FLEX器件的進(jìn)位鏈，同時(shí)結(jié)合流水處理措施得到快速高效的電路結(jié)構(gòu)。相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個(gè)關(guān)鍵部分，該電路通常采用ROM結(jié)構(gòu)，設(shè)計(jì)中面臨的主要問題就是資源的開銷。相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為ROM的地址輸入，然后通過查表和運(yùn)算，ROM就能輸出所需波形的數(shù)據(jù)。在FPGA（Altera器件）中，ROM一般由EAB實(shí)現(xiàn)，并且ROM表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增，因此在滿足信號(hào)性能的前提下，如何減少資源的開銷就是一個(gè)重要的問題。在實(shí)際運(yùn)用中，相位/幅度轉(zhuǎn)換電路的主要問題在于ROM的大?。ㄕ也ㄐ未鎯?chǔ)器的字節(jié)數(shù)決定了相位量化誤差，每個(gè)單元內(nèi)的比特?cái)?shù)決定了幅度量化誤差），因此設(shè)計(jì)時(shí)充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來(lái)減少ROM開銷。考慮以下的優(yōu)化方式：余弦波信號(hào)對(duì)于直線成偶對(duì)稱，基于此可以將ROM表減少至原來(lái)的1/2，再利用左半周期內(nèi)，波形對(duì)于成奇對(duì)稱，進(jìn)一步將ROM表減至最初的1/4，因此可以通過一個(gè)正弦碼表的前1/4周期就可以變換得到正弦和余弦的整個(gè)周期碼表。這樣就節(jié)省了3/4的資源。DDS電路的電路結(jié)構(gòu)設(shè)計(jì)如圖2所示。3利用FLEXEP10K50實(shí)現(xiàn)DDS電路EP10K50是Altera公司FLEX系列產(chǎn)品，EP10K50芯片的存儲(chǔ)單元有10個(gè)EBA塊組成，每個(gè)EBA塊的存儲(chǔ)容量為2048位，總存儲(chǔ)容量達(dá)到20480位。因此可以充分利用它的存儲(chǔ)容量來(lái)配置ROM表，從而實(shí)現(xiàn)相位/幅度轉(zhuǎn)換電路。在這里將存儲(chǔ)容量配置成兩個(gè)1024x8的ROM表，一個(gè)為正弦表，另一個(gè)為余弦表，實(shí)現(xiàn)一個(gè)累加器為10位的DDS電路，仿真結(jié)果如圖3。上圖是DDS電路的MAX+PLUSⅡ波形仿真結(jié)果。其中累加器字長(zhǎng)N=10。頻率控制字freq為H010，時(shí)鐘clk為10MHz，查找表的深度為10位，字寬為8位。out_s和out_c分別為DDS輸出的正弦和余弦信號(hào)。根據(jù)公式，輸出的正弦和余弦信號(hào)的頻率為：為了便于調(diào)試設(shè)計(jì)電路，可以利用計(jì)算機(jī)高級(jí)語(yǔ)言將MAX+PLUSⅡ波形仿真結(jié)果轉(zhuǎn)換為波形曲線，在這里借助MAX+PLUSⅡ的表格文件（.tbl?）。在圖3的波形仿真結(jié)果中，在FILE菜單中選擇CreatTableFiles，自動(dòng)生成dds.tbl文件。通過編寫一段Matlab程序，將clk、out_s和out_c引腳上的數(shù)據(jù)讀出，然后繪出DDS電路的仿真波形曲線，如圖4所示。4結(jié)論利用FPGA實(shí)現(xiàn)DDS電路可以根據(jù)系統(tǒng)要求在控制方式、置頻速率等