第四章組合邏輯電路的分析與設(shè)計(jì)

第四章組合邏輯電路的分析與設(shè)計(jì)4.2小規(guī)模集成器件的組合電路的設(shè)計(jì)4.3常用組合邏輯功能單元電路(中規(guī)模集成器件)4.4中規(guī)模集成器件實(shí)現(xiàn)組合電路4.5實(shí)際邏輯問(wèn)題舉例4.1組合邏輯電路的分析4.6組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)每一個(gè)輸出變量是全部或局部輸入變量的函數(shù)：L1=f1〔A1、A2、…、Ai〕L2=f2〔A1、A2、…、Ai〕……Lj=fj〔A1、A2、…、Ai〕邏輯電路通常分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。組合電路的定義是:電路任一時(shí)刻的輸出狀態(tài)只由該時(shí)刻的輸入所決定,而與電路的原狀態(tài)無(wú)關(guān)。組合電路就是由門(mén)電路組合而成，電路中沒(méi)有記憶單元，一般沒(méi)有反響通路。組合邏輯電路的特點(diǎn)4.1組合邏輯電路的分析分析過(guò)程一般包含以下幾個(gè)步驟(逐級(jí)推導(dǎo)法

)例：組合電路如下圖，分析該電路的邏輯功能。解：〔1〕由邏輯圖逐級(jí)寫(xiě)出表達(dá)式〔借助中間變量P〕?！?〕化簡(jiǎn)與變換：〔3〕由表達(dá)式列出真值表?！?〕分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，輸出為“1〞，所以這個(gè)電路稱為“不一致電路〞。000001010011100101110111ABC01111110L真值表例：組合電路如下圖，分析該電路的邏輯功能。&&&ABF真值表特點(diǎn)：輸入相同為“1〞；輸入不同為“0〞。同或門(mén)=1ABF1例：分析以下圖的邏輯功能。01被封鎖1=1BMF&&&A1當(dāng)M=1時(shí)電路工作過(guò)程：=010被封鎖1特點(diǎn)：M=1時(shí)選通A路信號(hào)；M=0時(shí)選通B路信號(hào)。M&&&AB1F選通電路當(dāng)M=0時(shí)電路工作過(guò)程：例

設(shè)計(jì)一個(gè)3人搶答電路。3人A、B、C各控制一個(gè)按鍵開(kāi)關(guān)KA、KB、KC和一個(gè)發(fā)光二極管DA、DB、DC。誰(shuí)先按下開(kāi)關(guān)，誰(shuí)的發(fā)光二極管亮，同時(shí)使其他人的搶答信號(hào)無(wú)效。4.2小規(guī)模集成器件的組合電路設(shè)計(jì)一.設(shè)計(jì)過(guò)程的根本步驟：將文字描述的邏輯命題〔功能〕變換為真值表，這是十分重要的一步。作出真值表前要仔細(xì)分析解決邏輯問(wèn)題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。

進(jìn)行函數(shù)化簡(jiǎn)，化簡(jiǎn)形式應(yīng)依據(jù)選擇什么邏輯門(mén)而定。根據(jù)化簡(jiǎn)結(jié)果和選定的門(mén)電路，畫(huà)出邏輯電路。例：設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)〞的原那么決定。000001010011100101110111ABC00010111

L三人表決電路真值表解(1)：設(shè)置輸入變量和輸出變量。(2)列真值表輸入變量A、B、C：同意為邏輯“1〞，不同意為邏輯“0〞。輸出變量L：通過(guò)為邏輯“1〞，沒(méi)通過(guò)為邏輯“0〞。得最簡(jiǎn)與—或表達(dá)式：〔4〕畫(huà)出邏輯圖:〔5〕如果，要求用與非門(mén)實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：畫(huà)出邏輯圖。

〔3〕用卡諾圖化簡(jiǎn)。ABC0000111110

A

B

C11110000例：設(shè)計(jì)三個(gè)不同地點(diǎn)的開(kāi)關(guān)控制一盞燈的電路。解：首先分析題意，令A(yù)、B、C表示三個(gè)開(kāi)關(guān)，F(xiàn)為燈；1和0表示開(kāi)關(guān)或燈的兩個(gè)狀態(tài)。然后列出真值表如下：ABCF0

0000010101001111010111100001111ABCF=1=1例：A、B、C、D四人有一人做了一件壞事;

A說(shuō):我沒(méi)有做壞事;B說(shuō):這是C做的;

C說(shuō):B的說(shuō)法是錯(cuò)的;D說(shuō):這是B做的.問(wèn):a只有一人表達(dá)是正確的,這事是誰(shuí)做的?b只有一人表達(dá)是不正確的,這事是誰(shuí)做的?解:令原變量為做了壞事;反變量為沒(méi)做壞事;列出每人表達(dá)的表達(dá)式:A說(shuō):

B說(shuō):

C說(shuō):

D說(shuō):

比較這四個(gè)表達(dá)式中只有一個(gè)說(shuō)了因只有一人敘述是正確的,所以這事是A做的.(2)有三人說(shuō)了m4,只有B沒(méi)有說(shuō)所以這事是B做的.例A、B、C、D四人比賽,

A說(shuō):C為一名,B為二名;B說(shuō):C為二名,D為三名;

C說(shuō):A為二名,D為四名.

他們?nèi)苏f(shuō)對(duì)了一半,問(wèn)名次排列順序.(無(wú)并列)解:根據(jù)這三人表達(dá)建立表達(dá)式:名次排列順序:C為第一,A為第二,D為第三,B為第四.約束條件為:二.用“與非〞門(mén)設(shè)計(jì)邏輯函數(shù)的最正確化:要求:只有原變量輸入,用最少的〞與非〞門(mén)設(shè)計(jì)例如實(shí)現(xiàn)異或邏輯函數(shù)

用與非門(mén)實(shí)現(xiàn)的邏輯圖加接反相器消除反變量

用〞與非〞門(mén)設(shè)計(jì)邏輯函數(shù)的方法頭部因子:在乘積項(xiàng)中原變量局部稱為乘積項(xiàng)頭部，每個(gè)原變量稱為頭部因子.尾部因子:在乘積項(xiàng)中反變量局部稱為乘積項(xiàng)尾部，每個(gè)反變量稱為尾部因子。

替代尾部因子:把頭部因子的各種組合以與的形式插入尾部因子中,其與項(xiàng)和原與項(xiàng)是相等的。所得到的尾部稱為替代尾部因子.用“與非〞門(mén)設(shè)計(jì)步驟：化簡(jiǎn)為最簡(jiǎn)〞與或〞式;

利用公式:選取有用的生成項(xiàng)加入到原簡(jiǎn)式中,具有頭部相同的乘積項(xiàng)進(jìn)行合并.

尋找對(duì)各個(gè)與項(xiàng)都能適用的公共替代尾部因子;求兩次反,得到〞與非─與非〞表達(dá)式;

畫(huà)邏輯圖。例:用與非門(mén)設(shè)計(jì)

解(1)化簡(jiǎn)為最簡(jiǎn)〞與或〞式;1111111111

1

CD

00

01

1110

AB

00

01

11

10(2)選取有用的生成項(xiàng);合并頭部相同的乘積項(xiàng);(3)求兩次反,得到〞與非─與非〞表達(dá)式;&&&&ACDBF例:用與非門(mén)設(shè)計(jì)

解ABC0000111110

A

B

C1111ABCF&&&&第四章組合邏輯電路的分析與設(shè)計(jì)4.2小規(guī)模集成器件的組合電路的設(shè)計(jì)4.3常用組合邏輯功能電路及應(yīng)用

(中規(guī)模集成器件)4.4實(shí)際邏輯問(wèn)題舉例4.1組合邏輯電路的分析4.5組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)4.3常用組合邏輯功能電路及應(yīng)用

(中規(guī)模集成器件)

中規(guī)模組合邏輯集成器件是由工廠生產(chǎn)的用途廣泛的邏輯功能單元電路，具有通用性和自擴(kuò)展性。主要包括:1.編碼器;2.譯碼器;3.數(shù)據(jù)選擇器;4.數(shù)碼比較器；5.全加器等。

本節(jié)主要討論這些電路的邏輯功能，應(yīng)用，對(duì)其內(nèi)部電路只做一般介紹。

一.編碼器:

實(shí)現(xiàn)用二進(jìn)制碼來(lái)表示某個(gè)輸入端或某個(gè)數(shù),符號(hào)的電路。4.3.1二—十進(jìn)制編碼器例：用8421BCD碼表示十個(gè)按鍵的編碼電路。(多輸入—少輸出)編碼電路框圖:

定義輸入輸出變量數(shù);DEC/BIN

編碼器....I0I1I9ABCD輸入端信號(hào)有約束條件是:

某時(shí)刻對(duì)輸入端進(jìn)行編碼時(shí),只能有一個(gè)輸入端的信號(hào)有輸入,如為高電平(或低電平),其它輸入端的信號(hào)應(yīng)該為高電平(或低電平).

不能有兩個(gè)輸入端的信號(hào)有輸入.由真值表寫(xiě)出各輸出的邏輯表達(dá)式為：輸入輸出S9S8S7S6S5S4S3S2S1S0ABCD11111111100000111111110100011111111011111111011111111011111111011111111011111111011111111011111111011111111100100011010001010110011110001001列出真值表：重新整理得：由表達(dá)式畫(huà)出邏輯圖：01100增加控制使能標(biāo)志GS

：輸入輸出S9S8S7S6S5S4S3S2S1S0

ABCDGS

111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011二.二進(jìn)制編碼器輸出輸入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001A2A1A0I0I1I2I3I4I5I6I7

3位二進(jìn)制編碼器真值表

3位二進(jìn)制編碼器:8個(gè)輸入端，3個(gè)輸出端，常稱為8線—3線編碼器。由真值表寫(xiě)出各輸出的邏輯表達(dá)式為：

用門(mén)電路實(shí)現(xiàn)邏輯電路：三．優(yōu)先編碼器:

允許同時(shí)輸入兩個(gè)以上信號(hào)，按優(yōu)先級(jí)輸出。集成優(yōu)先編碼器舉例——74148〔8線-3線〕注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標(biāo)志(低電平有效)。輸入輸出EI

I0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101四．編碼器的應(yīng)用1．編碼器的擴(kuò)展用兩片74148優(yōu)先編碼器串行擴(kuò)展實(shí)現(xiàn)的16線—4線優(yōu)先編碼器2．組成8421BCD編碼器4.3.2譯碼器一．譯碼器:將輸入的二進(jìn)制代碼〞翻譯〞成某輸出端的控制信號(hào)或另一種代碼.是編碼的逆過(guò)程.譯碼器分類(lèi):a.

變量譯碼器(最小項(xiàng)譯碼器):b.

數(shù)字顯示譯碼器;c.

碼制變換譯碼器;變量譯碼器:每個(gè)輸出表示一個(gè)最小項(xiàng).變量譯碼器又分為:完全變量譯碼器:n個(gè)輸入變量,有2n個(gè)輸出變量;包含了所有的最小項(xiàng)(2n個(gè)).如3線—8線(三位)二進(jìn)制譯碼器.非完全變量譯碼器:如4線—10線譯碼器.輸出輸入11110111101111011110××000001010011Y0Y1Y2Y3EI

A

B2線—4線譯碼器真值表例：2線—4線譯碼器BIT/OCT譯碼器....A2A1A0三位二進(jìn)制譯碼器寫(xiě)出各輸出函數(shù)表達(dá)式：畫(huà)出邏輯電路圖：EWB舉例-譯碼器譯碼器012312ENA0A1ST1.二進(jìn)制譯碼器74138:

3線—8線譯碼器輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110二、集成譯碼器三、譯碼器的應(yīng)用1．譯碼器的擴(kuò)展用兩片74138擴(kuò)展為4線—16線譯碼器2．實(shí)現(xiàn)組合邏輯電路例:

試用譯碼器和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式:再轉(zhuǎn)換成與非—與非形式。=m3+m5+m6+m7用一片74138加一個(gè)與非門(mén)就可實(shí)現(xiàn)該邏輯函數(shù)。EWB舉例-譯碼器組成函數(shù)發(fā)生器例:某組合邏輯電路的真值表，試用譯碼器和門(mén)電路設(shè)計(jì)該邏輯電路。解：寫(xiě)出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式:輸出輸入001100101010101010011100000001010011100101110111L

FGA

BC真值表

用一片74138加三個(gè)與非門(mén)就可實(shí)現(xiàn)該組合邏輯電路。

可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。

與非—與非形式:3．構(gòu)成數(shù)據(jù)分配器

數(shù)據(jù)分配器:將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。用譯碼器設(shè)計(jì)一個(gè)“1線-8線〞數(shù)據(jù)分配器輸出地址選擇信號(hào)D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7000001010011100101110111A2A1A0數(shù)據(jù)分配器功能表四、數(shù)字顯示譯碼器數(shù)字顯示器分類(lèi)：

按顯示方式分:

有字型重疊式、點(diǎn)陣式、分段式等。

按發(fā)光物質(zhì)分:

有發(fā)光二極管(LED)式、熒光式、液晶顯示等。

1．七段式LED顯示器

LED顯示器有兩種結(jié)構(gòu)：2．七段顯示譯碼器74487448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。共陰極：共陽(yáng)極演示7448的邏輯功能：〔1〕正常譯碼顯示。LT=1，BI/RBO=1時(shí)，對(duì)輸入為十進(jìn)制數(shù)l～15的二進(jìn)制碼〔0001～1111〕進(jìn)行譯碼，產(chǎn)生對(duì)應(yīng)的七段顯示碼。〔2〕滅零。當(dāng)LT=1，而輸入為0的二進(jìn)制碼0000時(shí)，只有當(dāng)RBI=1時(shí)，才產(chǎn)生0的七段顯示碼,如果此時(shí)輸入RBI=0，那么譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。〔3〕試燈。當(dāng)LT=0時(shí)，無(wú)論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測(cè)顯示器七個(gè)發(fā)光段的好壞。LT稱為試燈輸入端。〔4〕特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0，輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。7448演示1111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101000011110000000000000000000001111111abcdefg輸出1111111111111111001

BI/RBO輸入/輸出0123456789101112131415滅燈滅零試燈功能（輸入）111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×LTRBI顯示字形輸入0000000100100011010001010110011110001001101010111100110111101111××××0000××××A3A2A1A0

七段顯示譯碼器7448的功能表將BI/RBO和RBI配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無(wú)效0消隱〞功能。

4.3.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的根本概念及工作原理數(shù)據(jù)選擇器:n位地址碼An-1~A0決定m個(gè)數(shù)據(jù)輸入端中哪一個(gè)輸入數(shù)據(jù)傳送到唯一的輸出端Y上。滿足m=2nn位地址選擇信號(hào)DDm-11D0Y…An-1~A0輸出數(shù)據(jù)輸入數(shù)據(jù)選擇器演示例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫(xiě)出輸出邏輯表達(dá)式：0××××××101×××0×××10001×0×××1××1001××0×××1×010G11A1A0輸出輸入010×××1×××YD3D2D1D0

四選一數(shù)據(jù)選擇器的真值表由邏輯表達(dá)式畫(huà)出邏輯圖：

MUX4選1A1A0D0D1D2D3YG二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151〔8選1數(shù)據(jù)選擇器〕YY地址選擇使能輸出輸入100000000G01D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7×××000001010011100101110111A2A1A0集成數(shù)據(jù)選擇器74151的真值表

8選1數(shù)據(jù)選擇器74151的函數(shù)表達(dá)式:

8選1數(shù)據(jù)選擇器74151的卡圖表示:D1

D0D5

D7

D3D6D4

A2A100011110

A001D2三、數(shù)據(jù)選擇器的應(yīng)用1．?dāng)?shù)據(jù)選擇器的通道擴(kuò)展用兩片74151組成“16選1〞數(shù)據(jù)選擇器2．實(shí)現(xiàn)組合邏輯函數(shù)〔1〕當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)邏輯函數(shù)。例用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：

=m3+m5+m6+m7

畫(huà)出連線圖。〔2〕當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)。

例試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫(huà)出連線圖。00011011000001010011100101110111LA

BC真值表選擇器應(yīng)用演示4.3.4數(shù)值比較器一、數(shù)值比較器的根本概念及工作原理數(shù)值比較器:比較兩個(gè)位數(shù)相同的二進(jìn)制數(shù)的大小由真值表寫(xiě)出邏輯表達(dá)式：由表達(dá)式畫(huà)出邏輯圖。輸入輸出ABFA＞BFA＜BFA=B000110110010101000011．1位數(shù)值比較器列出真值表2．考慮低位比較結(jié)果的多位比較器例：2位數(shù)值比較器A1＞

B1A1＜

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1B1數(shù)值輸入××××A0＞

B0A0＜

B0A0＝

B0A0＝

B0A0＝

B0A0B0輸出級(jí)聯(lián)輸入100010100010100010001××××××××××××100010001FA＞BFA＜BFA=BIA＞BIA＜BIA=B2位數(shù)值比較器的真值表由真值表寫(xiě)出邏輯表達(dá)式：由表達(dá)式畫(huà)出邏輯圖：二、集成數(shù)值比較器及其應(yīng)用2．?dāng)?shù)值比較器的位數(shù)擴(kuò)展〔1〕串聯(lián)方式用2片7485組成8位二進(jìn)制數(shù)比較器。1．集成數(shù)值比較器74854位二進(jìn)制數(shù)比較器〔2〕并聯(lián)方式并聯(lián)方式比串聯(lián)方式的速度快。用5片7485組成16位二進(jìn)制數(shù)比較器4.3.5加法器一、加法器的根本概念及工作原理加法器——實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算1．半加器:只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位。列出半加器的真值表：畫(huà)出邏輯電路圖:由真值表直接寫(xiě)出表達(dá)式:輸入輸出被加數(shù)A

加數(shù)B和數(shù)S

進(jìn)位數(shù)C0001101100101001如果想用與非門(mén)組成半加器，那么將上式用變換成與非形式：畫(huà)出用與非門(mén)組成的半加器。2．全加器:能同時(shí)進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號(hào)的加法運(yùn)算。由真值表直接寫(xiě)出邏輯表達(dá)式，再經(jīng)代數(shù)法化簡(jiǎn)和轉(zhuǎn)換得：輸入輸出AiBiCi-1

SiCi0000010100111001011101110010100110010111畫(huà)出全加器的邏輯電路圖：

邏輯符號(hào)

二、多位數(shù)加法器4位串行進(jìn)位加法器加法器的根本功能是實(shí)現(xiàn)二進(jìn)制的加法.假設(shè)某一邏輯函數(shù)的輸出恰好等于輸入代碼所表示的數(shù)加上另一常數(shù)或另一組輸入代碼時(shí),那么用加法器實(shí)現(xiàn)十分方便.二、加法器實(shí)現(xiàn)組合電路例將8421BCD碼轉(zhuǎn)換成余3BCD碼的碼制轉(zhuǎn)換電路.余3BCD碼是在8421BCD碼根底上加上恒定常數(shù)3(0011),因此采用4位全加法器實(shí)現(xiàn).輸入為ABCD,輸出為F3F2F1F0.0∑

P00Q33CICO∑ABCD1F0F1F2F3例:

用全加法器實(shí)現(xiàn)兩個(gè)1位8421BCD碼十進(jìn)制加法運(yùn)算1位十進(jìn)制數(shù)由4位二進(jìn)制碼組成,每1位二進(jìn)制碼運(yùn)算是按〞逢二進(jìn)一〞,4位將是〞逢十六加一〞,而十進(jìn)制數(shù)相加是〞逢十加一〞,這樣需要在運(yùn)算結(jié)果中加6進(jìn)行修正.構(gòu)成兩個(gè)1位BCD碼相加時(shí)，必須由三局部組成：一局部進(jìn)行加數(shù)和被加數(shù)相加；第二局部判別是否加以修正，即產(chǎn)生修正控制信號(hào)，第三局部完成加6修。第一局部和第三局部均由4位全加器實(shí)現(xiàn)。第二局部判別信號(hào)的產(chǎn)生，應(yīng)在4位8421BCD相加有進(jìn)位信號(hào)CO產(chǎn)生時(shí)，或者和數(shù)在10~15的情況下產(chǎn)生修正控制信號(hào)F,所以F應(yīng)為:4.4實(shí)際邏輯問(wèn)題舉例

例

設(shè)計(jì)4人A、B、C、D多數(shù)表決器.解:

列出真值表:0000000100111111000000010010001101000101011001111000100110101011110011