第8章 Verilog設(shè)計(jì)深入

EDA技術(shù)與應(yīng)用第8章Verilog設(shè)計(jì)深入

EDA技術(shù)與應(yīng)用§8.1

過程中的兩類賦值語句§8.1.1未指定延時(shí)的阻塞式賦值語句阻塞式賦值（BolckingAssignment）：只有在當(dāng)前這條語句執(zhí)行完后才會(huì)去執(zhí)行下一條語句。而在執(zhí)行這條語句過程中，賦值是立即發(fā)生的（假設(shè)沒有指定延時(shí)）。

目標(biāo)變量名=驅(qū)動(dòng)表達(dá)式；

EDA技術(shù)與應(yīng)用從綜合和仿真的角度看，“阻塞”的含義是在當(dāng)前的賦值操作完成前阻塞，或停止其他語句的執(zhí)行。就仿真而言，如果右邊的驅(qū)動(dòng)表達(dá)式含有延時(shí)語句，則在延時(shí)沒有結(jié)束前，賦值更新不會(huì)發(fā)生。在過程被啟動(dòng)后，阻塞式賦值語句的執(zhí)行流程分為三步：（1）阻塞本過程中其他語句的執(zhí)行，計(jì)算出“驅(qū)動(dòng)表達(dá)式”的值。（2）向“目標(biāo)變量”進(jìn)行賦值操作（假設(shè)沒有指定延時(shí)）。（3）完成賦值，即實(shí)現(xiàn)目標(biāo)變量的更新，允許對(duì)本過程中其他語句的執(zhí)行。對(duì)于阻塞式賦值，這三步是并成一步完成的，即一旦執(zhí)行，目標(biāo)變量被立即更新。

EDA技術(shù)與應(yīng)用如果在某一塊語句結(jié)構(gòu)中存在多條對(duì)同一目標(biāo)變量賦值的阻塞式賦值語句，則在賦值過程中，賦值符號(hào)“=”左側(cè)的目標(biāo)變量的值將隨變量賦值語句前后順序的執(zhí)行和賦值而改變。因此，在同一過程結(jié)構(gòu)中，允許采用阻塞式賦值語句對(duì)同一目標(biāo)變量多次賦值，即同一目標(biāo)變量允許有多個(gè)來自“驅(qū)動(dòng)表達(dá)式”的驅(qū)動(dòng)源。而對(duì)于assign引導(dǎo)的連續(xù)賦值語句，不允許對(duì)同一目標(biāo)變量多次賦值，除非賦值語句執(zhí)行后目標(biāo)變量能獲得高阻態(tài)。例：always@(a,b)beginQ=a;Q=b;end最終Q=balways@(a,b)beginQ=b;Q=a;end最終Q=aassignQ=a;assignQ=b;不允許

EDA技術(shù)與應(yīng)用§8.1.2指定了延時(shí)的阻塞式賦值[延時(shí)]目標(biāo)變量名=驅(qū)動(dòng)表達(dá)式；目標(biāo)變量名=[延時(shí)]驅(qū)動(dòng)表達(dá)式；賦值號(hào)左側(cè)的[延時(shí)]指對(duì)此整條語句執(zhí)行的延時(shí)，即相隔與上一條語句執(zhí)行的延時(shí)量，也即與上一條語句執(zhí)行完成后，要等待指定的延時(shí)后，再計(jì)算驅(qū)動(dòng)表達(dá)式，并將計(jì)算的結(jié)果對(duì)目標(biāo)變量進(jìn)行賦值。賦值號(hào)右側(cè)的[延時(shí)]指在賦值語句的右側(cè)表達(dá)式得出運(yùn)算結(jié)果后，延時(shí)一段指定的時(shí)間，然后再將運(yùn)算結(jié)果賦值給賦值號(hào)左邊的變量。如果沒有專門指定延時(shí)，這兩種表式默認(rèn)延時(shí)時(shí)間為0

EDA技術(shù)與應(yīng)用例8-1：賦值號(hào)左側(cè)延時(shí)

……//過程語句Y1=A^B;#6Y2=A&B|C; //當(dāng)執(zhí)行完Y1=A^B后，延時(shí)6個(gè)時(shí)間單位, 再計(jì)算“A&B|C”的值，然后將結(jié)果向Y2 賦值

例8-2：賦值號(hào)右側(cè)延時(shí)

……//過程語句Y1=A^D;Y2=#6A&E|C; //當(dāng)執(zhí)行完Y1=A^D后，立即執(zhí)行第二條語

句，首先計(jì)算“A&E|C”的值，然后延時(shí) 6個(gè)時(shí)間單位后，將結(jié)果向Y2賦值

注意：延時(shí)量的考慮和應(yīng)用只在Verilog仿真文件和仿真編譯軟件中才有意義，在邏輯綜合器中不參與綜合。

EDA技術(shù)與應(yīng)用§8.1.3未指定延時(shí)的非阻塞式賦值非阻塞式賦值（NonbolckingAssignment）：不會(huì)阻塞，即不會(huì)影響同一過程塊中其他語句的執(zhí)行，同一過程中，當(dāng)多條非阻塞賦值語句執(zhí)行時(shí)，所有語句是同步賦值操作的，即具有并行性執(zhí)行的特點(diǎn)。

目標(biāo)變量名<=驅(qū)動(dòng)表達(dá)式；假設(shè)一共有五條非阻塞式賦值語句，在過程被啟動(dòng)后，當(dāng)執(zhí)行到第三條時(shí)，它的執(zhí)行流程分為三步：（1）計(jì)算出“驅(qū)動(dòng)表達(dá)式”的值（立即完成，無需耗時(shí)）。（2）進(jìn)入賦值階段，此階段是等待階段，允許其他賦值語句的執(zhí)行或賦值操作，即非阻塞。同一過程中其他四條賦值語句的驅(qū)動(dòng)表達(dá)式的運(yùn)算也無需耗時(shí)，所以五條語句在賦值階段等待的起始時(shí)刻和等待的時(shí)間長短是相同的，即重合的。（3）直到整個(gè)過程執(zhí)行到結(jié)尾時(shí)（end）才開始進(jìn)入目標(biāo)變量的更新，五條語句的目標(biāo)變量是同時(shí)被更新的。

EDA技術(shù)與應(yīng)用Verilog中，執(zhí)行賦值操作和完成賦值（更新）是兩個(gè)不同的概念。執(zhí)行賦值操作是一個(gè)行為流程，完成賦值是一種結(jié)果。就綜合而言，如果不存在延時(shí)語句，當(dāng)過程一啟動(dòng)到執(zhí)行完過程中所有類型的語句，并沒有耗費(fèi)任何時(shí)間。如果有兩個(gè)過程，一個(gè)過程全部是阻塞式賦值語句，另一個(gè)過程全部是非阻塞式賦值語句，它們的執(zhí)行周期是相同的，不會(huì)有誰比誰快的現(xiàn)象。一個(gè)過程結(jié)構(gòu)中，允許采用非阻塞賦值語句對(duì)同一目標(biāo)變量多次賦值或驅(qū)動(dòng)。對(duì)于同一過程中，同一變量的多次非阻塞式賦值，目標(biāo)變量的值只受到最后一條（最接近過程結(jié)束）賦值語句的更新。對(duì)于同一過程中，同一變量的多次阻塞式賦值，在執(zhí)行過程中，目標(biāo)變量的值隨賦值語句的先后順序執(zhí)行和賦值而輪流更新，而最終獲得賦值（更新）的目標(biāo)變量也是最接近過程結(jié)束的那一句目標(biāo)變量。

EDA技術(shù)與應(yīng)用例8-3：assign語句（不允許）

assignQ1=A|B;assignQ1=B&C;assignQ1=~C;//不允許，除非這三條語句執(zhí)行后，Q1能獲得高阻態(tài)例8-4：過程語句中的阻塞式賦值語句

begin Q1=A|B;//若A=2`b10,B=2`b01,C=2`b11,則驅(qū)動(dòng)表達(dá)式的

值為2`b11 Q1=B&C;//驅(qū)動(dòng)表達(dá)式的值為2`b01 Q1=~C; //驅(qū)動(dòng)表達(dá)式的值為2`b00//Q1的值被先后更新，且順序?yàn)?`b11、2`b01、2`b00，Q1最終被更新為2`b00例8-5：過程語句中的非阻塞式賦值語句

begin Q1<=A|B;//若A=2`b10,B=2`b01,C=2`b11,則驅(qū)動(dòng)表達(dá)式

的值為2`b11 Q1<=B&C;//驅(qū)動(dòng)表達(dá)式的值為2`b01 Q1<=~C;//驅(qū)動(dòng)表達(dá)式的值為2`b00//Q1的值被更新為2`b00，在整個(gè)執(zhí)行過程中，Q1從未經(jīng)歷過2`b11和2`b01數(shù)據(jù)的更新

EDA技術(shù)與應(yīng)用例8-6：過程語句中的阻塞式賦值語句

always@(A,B)beginM1=A;//更新結(jié)果：M1=1

M2=B&M1;//更新結(jié)果：M2=1&1=1（M1更新的值傳遞給M2）Q=M1|M2;end //更新結(jié)果：Q=1|1=1（M1和M2更新的值

傳遞給Q）例8-7：過程語句中的非阻塞式賦值語句

always@(A,B)beginM1<=A;//更新結(jié)果：M1=1

M2<=B&M1;//更新結(jié)果：M2=1&0=0(M1更新的值未傳遞給M2）Q<=M1|M2;end //更新結(jié)果：Q=0|0=0（M1和M2更新的

值未傳遞給Q）假設(shè)A和B在某一時(shí)刻同時(shí)從原來的0變到了1由于此二例的特殊性，以上分析結(jié)果只能在Verilog仿真中看到，綜合后的電路結(jié)構(gòu)并無差異。

EDA技術(shù)與應(yīng)用§8.1.4指定了延時(shí)的非阻塞式賦值[延時(shí)]目標(biāo)變量名<=驅(qū)動(dòng)表達(dá)式；目標(biāo)變量名<=[延時(shí)]驅(qū)動(dòng)表達(dá)式；賦值號(hào)左側(cè)的[延時(shí)]指對(duì)此整條語句執(zhí)行的延時(shí)，即相隔與上一條語句執(zhí)行的延時(shí)量。賦值號(hào)右側(cè)的[延時(shí)]指在賦值語句的右側(cè)表達(dá)式得出運(yùn)算結(jié)果后，延時(shí)一段指定的時(shí)間，然后再將運(yùn)算結(jié)果賦值給賦值號(hào)左邊的變量。一個(gè)過程結(jié)構(gòu)中的多條含延時(shí)的阻塞賦值語句的執(zhí)行，具有時(shí)間積累性質(zhì)，因?yàn)閳?zhí)行當(dāng)前賦值操作時(shí)，禁止塊中其他賦值語句的執(zhí)行，其延時(shí)器也被停止。一個(gè)過程結(jié)構(gòu)中的多條含延時(shí)的非賦值語句的執(zhí)行，沒有時(shí)間積累性質(zhì)，因?yàn)樗匈x值語句的延時(shí)器被同時(shí)啟動(dòng)。

EDA技術(shù)與應(yīng)用例8-8：含延時(shí)的阻塞式賦值語句

BeginY1=#6A^B;Y2=#4A|B;Y3=#7A&B;end例8-9：含延時(shí)的非阻塞式賦值語句

BeginY1<=#6A^B;Y2<=#4A|B;Y3<=#7A&B;end一旦過程被啟動(dòng)，按順序執(zhí)行三條賦值語句，總延時(shí)時(shí)間為6+4+7=17個(gè)時(shí)間單元。Y1首先被更新，其次是Y2，再次是Y3。一旦過程被啟動(dòng)，三條賦值語句同時(shí)進(jìn)行，總延時(shí)時(shí)間為7個(gè)時(shí)間單元（最長的延時(shí)單元）。Y2首先被更新，其次是Y1，再次是Y3。

EDA技術(shù)與應(yīng)用例8-10：同時(shí)含延時(shí)的阻塞式和非阻塞式賦值語句

BeginY1=#5A^B;Y2<=#3A|B;Y3<=#2A&B;Y4=#4(~B);end一旦過程被啟動(dòng)，首先計(jì)算A^B的值，延時(shí)5個(gè)時(shí)間單元后，賦值給Y1（Y1更新），然后同時(shí)計(jì)算A|B和A&B，延時(shí)2個(gè)時(shí)間單元后，賦值給Y3（Y3更新），再延時(shí)1個(gè)時(shí)間單元后，賦值給Y2（Y2更新），最后計(jì)算~B，延時(shí)4個(gè)時(shí)間單元后，賦值給Y4（Y4更新）。總延時(shí)時(shí)間為5+3+4=12個(gè)時(shí)間單元，四個(gè)目標(biāo)變量的更新順序是：Y1，Y3，Y2，Y4。

EDA技術(shù)與應(yīng)用§8.1.5深入認(rèn)識(shí)阻塞與非阻塞式賦值的特點(diǎn)例8-11：使用非阻塞賦值符的時(shí)序模塊

moduleDDF3(CLK,D,Q);inputCLK,D;outputQ;rega,b,Q;always@(posedgeCLK)begin a<=D; b<=a; Q<=b;endendmodule例8-12：使用阻塞賦值符的時(shí)序模塊

moduleDDF3(CLK,D,Q);inputCLK,D;outputQ;rega,b,Q;always@(posedgeCLK)begin a=D; b=a; Q=b;endendmodule

EDA技術(shù)與應(yīng)用always@(posedgeCLK)begin a<=D; b<=a; Q<=b;end在啟動(dòng)過程后的一次運(yùn)行中（即一個(gè)時(shí)鐘周期內(nèi)），D端口不可能在本周期將當(dāng)前數(shù)據(jù)傳遞到Q，使Q更新。a<=D，a被更新的值是上一個(gè)時(shí)鐘周期的D值（當(dāng)前時(shí)鐘上升沿以前的值）b<=a，b被更新的值是上一個(gè)時(shí)鐘周期的a值Q<=b，Q被更新的值是上一個(gè)時(shí)鐘周期的b值

EDA技術(shù)與應(yīng)用always@(posedgeCLK)begin a=D; b=a; Q=b;end在啟動(dòng)過程后的一次運(yùn)行中（即一個(gè)時(shí)鐘周期內(nèi)），D值傳給a，再通過a傳給b，最后由b傳給Q。Q最終被更新的值為上一個(gè)時(shí)鐘周期的D（當(dāng)前時(shí)鐘上升沿以前的值），a和b只擔(dān)當(dāng)了D數(shù)據(jù)的暫存單元

EDA技術(shù)與應(yīng)用always@(posedgeCLK)begin Q=b; b=a; a=D;end通過改變阻塞式賦值的順序，也能綜合出非阻塞式賦值綜合得到的RTL圖。a=D，a被更新的值是上一個(gè)時(shí)鐘周期的D值（當(dāng)前時(shí)鐘上升沿以前的值）b=a，此時(shí)未執(zhí)行a=D，即a值未更新，因此b被更新的值是上一個(gè)時(shí)鐘周期的a值Q=b，此時(shí)未執(zhí)行b=a，b的值未更新，Q被更新的值是上一個(gè)時(shí)鐘周期的b值

EDA技術(shù)與應(yīng)用§8.1.6不同的賦初值方式導(dǎo)致不同綜合結(jié)果的示例例8-14：4選1多路選擇器moduleMUX41a(D,S,DOUT);outputDOUT;input[3:0]D;input[1:0]S;integerT;regDOUT;always@(D,S)begin T=0; if(S[0]==1)T=T+1; if(S[1]==1)T=T+2； case(T) 0:DOUT=D[0]; 1:DOUT=D[1]; 2:DOUT=D[2]; 3:DOUT=D[3]; default:DOUT=D[0];endcaseendendmodule

EDA技術(shù)與應(yīng)用例8-13：4選1多路選擇器（錯(cuò)誤的程序）moduleMUX41a(D,S,DOUT);outputDOUT;input[3:0]D;input[1:0];integerT;regDOUT;always@(D,S)begin T<=0; if(S[0]==1)T<=T+1; if(S[1]==1)T<=T+2； case(T) 0:DOUT=D[0]; 1:DOUT=D[1]; 2:DOUT=D[2]; 3:DOUT=D[3]; default:DOUT=D[0];endcaseendendmodule

EDA技術(shù)與應(yīng)用T<=0;if(S[0]==1)T<=T+1;if(S[1]==1)T<=T+2；只有最后的T<=T+2語句中的T的值能得到更新。始終未能通過最初的語句T<=0使T獲得初值，使得T的最后一條賦值語句T<=T+2在執(zhí)行中未能得到任何確定的值，即T始終是個(gè)未知值。因此在后面的case語句中，無法通過判斷T的值來確定選通輸入，即對(duì)DOUT的賦值。由于只執(zhí)行最后一句if(S[1]==1)T<=T+2，這是一條非完整性的條件語句，因此會(huì)被綜合成一個(gè)鎖存器，鎖存器的控制信號(hào)是S[1]，T+2從鎖存器的D端輸入，輸出端有反饋信息進(jìn)入D端。例8-13

EDA技術(shù)與應(yīng)用T=0;if(S[0]==1)T=T+1;if(S[1]==1)T=T+2；程序首先執(zhí)行了T=0，T立即被更新，然后執(zhí)行兩個(gè)if語句，由于有確定的T初值，執(zhí)行if語句時(shí)，T能夠得到確定的賦值：（1）S=11時(shí)，順序執(zhí)行完兩條if語句，依次得到T=T+1=0+1=1，T=T+2=1+2=3（2）S=10時(shí)，只執(zhí)行第二條if語句，得到T=T+2=0+2=2（3）S=01時(shí)，只執(zhí)行第一條if語句，得到T=T+1=0+1=1（4）S=00時(shí)，兩個(gè)if語句的條件都不滿足，只執(zhí)行T=0兩個(gè)if語句從表面上看是不完整條件語句，但S所有可能的選擇下，T都有了明確的數(shù)據(jù)(0,1,2,3)，滿足了case語句條件項(xiàng)的所有選擇數(shù)據(jù)，這兩個(gè)if語句是條件指示完整的if語句。例8-14

EDA技術(shù)與應(yīng)用§8.2

過程語句歸納§8.2.1過程語句應(yīng)用總結(jié)過程語句always的執(zhí)行依賴于敏感信號(hào)的變化，當(dāng)某一敏感信號(hào)發(fā)生跳變時(shí)（1跳變到0，或0跳變到1），啟動(dòng)此過程語句，由always引導(dǎo)的塊中的所有順序語句被執(zhí)行一遍，然后返回過程起始端，再次進(jìn)入等待狀態(tài)，直到下一次敏感信號(hào)表中某個(gè)或某些信號(hào)發(fā)生變化，才再次啟動(dòng)過程。always過程與always過程之間是并行的，always過程中引導(dǎo)的各類語句是順序的，assign引導(dǎo)的語句是并行的。例：always@(a,b) assignDOUT=a&bDOUT=a&b;

EDA技術(shù)與應(yīng)用一般認(rèn)為，assign語句主要用于描述組合邏輯電路，時(shí)序電路由過程語句來構(gòu)建，但實(shí)際上，如果描述的信號(hào)有反饋，assign語句也會(huì)構(gòu)成時(shí)序電路。軟件語言中每一條語句的執(zhí)行是按CPU的機(jī)器周期的節(jié)拍順序執(zhí)行的，每一條語句的執(zhí)行時(shí)間是確定的，它與CPU的主頻頻率、工作方式、狀態(tài)周期、機(jī)器周期及指令周期的長短緊密相連。Verilog語言的always語句中，一個(gè)執(zhí)行狀態(tài)的運(yùn)行周期，即從always的啟動(dòng)執(zhí)行到遇到塊end所花的時(shí)間與任何外部因素都無關(guān)，甚至與always語法結(jié)構(gòu)中的順序語句的多少都沒有關(guān)系，從仿真角度來看（如果未設(shè)置延時(shí)），其執(zhí)行時(shí)間只有一個(gè)Verilog模擬器的最小分辨率時(shí)間，從綜合和硬件運(yùn)行的角度來看，其執(zhí)行時(shí)間為0。一個(gè)過程只能描述針對(duì)同一時(shí)鐘的同步時(shí)序邏輯，對(duì)于異步時(shí)序邏輯、多時(shí)鐘同步時(shí)序邏輯或時(shí)序邏輯與組合邏輯的混合邏輯必須由多個(gè)過程來表達(dá)。

EDA技術(shù)與應(yīng)用§8.2.2深入認(rèn)識(shí)不完整條件語句與時(shí)序電路的關(guān)系邊沿觸發(fā)時(shí)序元件：posedge或negedge電平觸發(fā)時(shí)序元件：不完整的條件語句組合邏輯電路：完整的條件語句

EDA技術(shù)與應(yīng)用例8-15：2選1多路選擇器（純組合邏輯電路）modulemux2_1(CLK,D,Q,RST);outputQ;inputCLK,D,RST;regQ;always@(D,CLK,RST)begin if(CLK)Q<=D; elseQ<=RST; //完整的條件語句構(gòu)成了純組合邏輯電路endendmoduleRTL圖

EDA技術(shù)與應(yīng)用例8-16：比較器（引入了電平觸發(fā)的鎖存器）moduleCOMP(A,B,Q);input[3:0]A,B;outputQ;regQ;always@(A,B)begin if(A>B)Q=1`b1; elseif(A<B)Q=1`b0;//不完整的條件語句引入了鎖存器endendmoduleRTL圖，輸出口被加上了鎖存器

EDA技術(shù)與應(yīng)用例8-17：比較器（純組合邏輯電路）moduleCOMP(A,B,Q);input[3:0]A,B;outputQ;regQ;always@(A,B)begin if(A>B)Q=1`b1; elseif(A<B)Q=1`b0; elseQ=1`bz;//完整的條件語句構(gòu)成了純組合邏輯電路endendmoduleRTL圖，輸出口沒有鎖存器，純組合電路

EDA技術(shù)與應(yīng)用§8.3

if語句歸納§8.3.1if語句一般表述形式（1）if(條件表達(dá)式)begin語句塊;end（2）if(條件表達(dá)式)begin語句塊1;endelsebegin語句塊2;end（3）if(條件表達(dá)式1)begin語句塊1;endelseif(條件表達(dá)式2)begin語句塊2;end…elseif(條件表達(dá)式n)begin語句塊n;endelsebegin語句塊n+1;end不完整條件語句完整條件語句完整條件語句。任一分支語句的執(zhí)行條件是以上各分支條件的相與，即相關(guān)條件同時(shí)成立條件表達(dá)式可以是一個(gè)標(biāo)識(shí)符，如if(a)（相當(dāng)于if(a==1)），或者是一個(gè)判別表達(dá)式，如if(a<(b+1)，結(jié)果為1時(shí)為真，結(jié)果為0、x或z時(shí)為偽。條件表達(dá)式必須放在括號(hào)內(nèi)。

EDA技術(shù)與應(yīng)用例8-18：8-3線優(yōu)先編碼器（case語句）moduleCODER83(DIN,DOUT);output[0:2]DOUT;input[0:7]DIN;reg[0:2]DOUT;always@(DIN)begincasez(DIN)8`b???????0:DOUT<=3`b000;8`b??????01:DOUT<=3`b100;8`b?????011:DOUT<=3`b010;8`b????0111:DOUT<=3`b110;8`b???01111:DOUT<=3`b001;8`b??011111:DOUT<=3`b101;8`b?0111111:DOUT<=3`b011;8`b01111111:DOUT<=3`b111;default:DOUT<=3`b000;endcaseendendmodule

EDA技術(shù)與應(yīng)用輸入輸出din0din1din2din3din4din5din6din7output0output1output2xxxxxxx0000xxxxxx01100xxxxx011010xxxx0111110xxx01111001xx011111101x0111111011011111111118-3線優(yōu)先編碼器真值表（表中“x”為任意值）時(shí)序仿真波形圖

EDA技術(shù)與應(yīng)用例8-19：8-3線優(yōu)先編碼器（if語句）moduleCODER83(DIN,DOUT);output[0:2]DOUT;input[0:7]DIN;reg[0:2]DOUT;always@(DIN)beginif(DIN[7]==0)DOUT=3`b000;elseif(DIN[6]==0)DOUT=3`b100;elseif(DIN[5]==0)DOUT=3`b010;elseif(DIN[4]==0)DOUT=3`b110;elseif(DIN[3]==0)DOUT=3`b001;elseif(DIN[2]==0)DOUT=3`b101;elseif(DIN[1]==0)DOUT=3`b011;elseif(DIN[0]==0)DOUT=3`b111;elseDOUT=3`b000;endendmoduleDOUT=3`b111的執(zhí)行條件是（向上相與）：(DIN[7]==1)&(DIN[6]==1)&(DIN[5]==1)&(DIN[4]==1)&(DIN[3]==1)&(DIN[2]==1)&(DIN[1]==1)&(DIN[0]==0)

EDA技術(shù)與應(yīng)用§8.3.2關(guān)注if語句中的條件指示例8-20moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)begin

if(A==0) if(B==0)Q=0； elseQ=1;endendmodule

EDA技術(shù)與應(yīng)用§8.3.2關(guān)注if語句中的條件指示例8-21moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)begin if(A==0)begin

if(B==0)Q=0； elseQ=1; endendendmoduleif(A==0)引導(dǎo)了一個(gè)非完整型條件語句，構(gòu)建時(shí)序電路if(B==0)引導(dǎo)了一個(gè)完整型條件語句，構(gòu)建組合電路

EDA技術(shù)與應(yīng)用§8.3.2關(guān)注if語句中的條件指示例8-22moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)begin if(A==0)begin

if(B==0)Q=0；