Verilog-全加器上機(jī)實(shí)驗(yàn)報(bào)告

西安郵電學(xué)院基于Verilog的HDL設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)報(bào)告學(xué)院名稱：通信與信息工程學(xué)院學(xué)生姓名：專業(yè)名稱：通信工程班級：學(xué)號：時(shí)間：2010年11月24日實(shí)驗(yàn)題目全加器一、實(shí)驗(yàn)內(nèi)容對一位二進(jìn)制全加器的設(shè)計(jì)與驗(yàn)證；再對其進(jìn)行綜合生成網(wǎng)表文件；然后進(jìn)行后仿真。二、技術(shù)規(guī)范1、輸入引腳：a,b,c_in；輸出引腳：sum,c_out。2、功能：這是一位二進(jìn)制全加器。a,b為輸入的兩個二進(jìn)制加數(shù)，c_in為低位向本位的借位，sum為全加和，c_out為本位向高位的進(jìn)位。三、實(shí)驗(yàn)步驟1、在modulesim軟件中進(jìn)行兩個一位二進(jìn)制數(shù)的全加器的設(shè)計(jì)與驗(yàn)證，直到運(yùn)行結(jié)果全部正確；2、在Quartus軟件中對剛剛完成的計(jì)數(shù)器進(jìn)行綜合，生成網(wǎng)表文件；3、在modulesim軟件中對計(jì)數(shù)器進(jìn)行進(jìn)行后仿真。四、源代碼1.設(shè)計(jì)模塊：moduleCount4(sum,c_out,a,b,c_in);output[3:0]sum;outputc_out;input[3:0]a,b;inputc_in;wirec1,c2,c3;CountCa0(sum[0],c1,a[0],b[0],c_in);CountCa1(sum[1],c2,a[1],b[1],c1);CountCa2(sum[2],c3,a[2],b[2],c2);CountCa3(sum[3],c_out,a[3],b[3],c3);EndmodulemoduleCount(sum,c_out,a,b,c_in);outputsum,c_out;inputa,b,c_in;wires1,c1,c2;xor(s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c2,s1,c_in);xor(c_out,c2,c1);endmodule2.激勵模塊：modulejili;reg[3:0]A,B;regC_IN;wire[3:0]SUM;wireC_OUT;Count4CT_4(SUM,C_OUT,A,B,C_IN);initialbegin$monitor($time,"A=%b,B=%b,C_IN=%b,---C_OUT=%b,SUM=%b\n",A,B,C_IN,C_OUT,SUM);endinitialbeginA=4'd0;B=4'd0;C_IN=1'b0;#5A=4'd3;B=4'd4;#5A=4'd2;B=4'd5;#5A=4'd9;B=4'd9;#5A=4'd10;B=4'd15;#5A=4'd10;B=4'd5;C_IN=1'b1;endendmodule五、仿真結(jié)果及分析五、調(diào)試情況，設(shè)計(jì)技巧及體會1、程序調(diào)試：開始時(shí)程序一直都編譯不出來，總是出現(xiàn)錯誤，認(rèn)真修改后，總算是編譯成功了，但在SIMULATE時(shí)又出現(xiàn)錯誤？！在同學(xué)的幫助下，經(jīng)過認(rèn)真的改正，最終修改正確運(yùn)行成功。之后進(jìn)行前仿真和形成網(wǎng)表。最后進(jìn)行在modulesim軟件中對計(jì)數(shù)器進(jìn)行進(jìn)行后仿真2、后仿真：后防真時(shí)要注意文