EDA實驗一設(shè)計含異步清零和同步加載與時鐘使能的計數(shù)器

EDA實驗一設(shè)計含異步清零和同步加載與時鐘使能的計數(shù)器一、實驗?zāi)康氖煜uartusII的VHDL文本設(shè)計流程全過程，學(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試。掌握原理圖與文本混合設(shè)計方法。二、實驗原理實驗程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC; DATA:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位預(yù)置數(shù) DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--計數(shù)值輸出 COUT:OUTSTD_LOGIC); --計數(shù)進位輸出ENDCNT10;ARCHITECTUREBEHAVOFCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0'thenq:=(OTHERS=>'0');--復(fù)位低電平時，計數(shù)寄存器清0 ELSIFCLK'EVENTANDCLK='1'THEN--測試時鐘上升沿 IFEN='1'THEN--計數(shù)使能高電平，允許計數(shù) IF(LOAD='0')THENQ:=DATA;ELSE--預(yù)制控制低電平，允許加載 IFQ<9THENQ:=Q+1;--計數(shù)小于9，繼續(xù)累加 ELSEQ:=(OTHERS=>'0');--否則計數(shù)清0 ENDIF; ENDIF; ENDIF; ENDIF; IFQ="1001"THENCOUT<='1';--當(dāng)計數(shù)為9時，進位輸出1 ELSECOUT<='0';ENDIF;--否則進位輸出0 DOUT<=Q;--計數(shù)寄存器的值輸出端口 ENDPROCESS;ENDBEHAV; （1）第一個IF語句中的條件句“IFQ<9THENQ:=Q+1”構(gòu)成比較器（2）語句“IFRST='0'thenq:=(OTHERS=>'0')”構(gòu)成RST在鎖存器上的異步清零端CLR（3）語句“ELSEQ:=(OTHERS=>'0')”構(gòu)成了多路選擇器（4）不完整條件語句與語句“IFQ<9THENQ:=Q+1”構(gòu)成了加1器和鎖存器（5）語句“IF(LOAD='0')THENQ:=DATA;ELSE”構(gòu)成了另一多路選擇器（6）第二個IF語句構(gòu)成了純組合電路模塊：四位數(shù)據(jù)比較器三、實驗內(nèi)容根據(jù)4.1節(jié)在QuartusII上對例3-20進行編輯、編譯、綜合、適配仿真。說明例句中各語句作用。給出所有時序信號的仿真波形，根據(jù)波形詳細(xì)描述詞設(shè)計的功能特點，包括RST、EN、LOAD、DATA、CLK等型號的同步與異步特性。查閱編譯后的計數(shù)器的時序特點，從時序仿真圖和了解從計數(shù)器時鐘輸入至計數(shù)數(shù)據(jù)輸出的延時，包括不同優(yōu)化約束后的改善情況，以及當(dāng)選擇不同F(xiàn)PGA目標(biāo)器件后延時差距和毛刺情況，給出分析報告。設(shè)計流程建立工作庫文件夾和編輯設(shè)計文件創(chuàng)建工程編譯前設(shè)置全程編譯時序仿真應(yīng)用RTL電路圖觀察器五、編譯仿真波形分析結(jié)果分析得知，程序描述功能與波形完全一致。1、當(dāng)計數(shù)使能EN為高電平允許計數(shù)：RST低電平時計數(shù)器被清零2、途中出現(xiàn)的加載信號LOAD由于是同步加載控制信號，其第一個負(fù)脈沖恰好在CLK的上升沿處，故將5家在于