數(shù)字集成電路低功耗分析

1、數(shù)字集成電路低功耗分析摘要：電子產品功耗的大小不僅限制了便攜設備電池使用時間,也在一定程度上影響著設備性能。研究如何降低功耗己經成為所有IC設計者必須考慮的重要問題，對功耗的優(yōu)化也是目前每個IC設計企業(yè)的必要環(huán)節(jié)。本文主要對數(shù)字集成電路功耗的優(yōu)化方法進行了分析，分別從工藝級、電路級、版圖級、門級、寄存器級、算法級和系統(tǒng)級分析了低功耗的優(yōu)化方法。關鍵詞：低功耗；集成電路；優(yōu)化引言： 隨著移動設備快速大量的增加和芯片處理速度的提高，芯片的功耗己成為集成電路設計者必須考慮的重要問題，于此同時對芯片的整體性能評估己經由原來的面積和速度變成了面積、時序、可測性和功耗的綜合考慮，而且功耗所占的比重越來越大

2、。低功耗技術的研究背景：集成電路是一個二十世紀發(fā)展起來的高技術產業(yè)，也是二十一世紀世界進入信息化社會的前提和基礎。在1958年德克薩斯儀器公司生產出第一塊集成電路，集成電路產業(yè)就一直保持著快速的發(fā)展速度，處在數(shù)字化和信息化時代的今天，數(shù)字集成電路的應用和改進顯得尤為重要，從電子管到晶體管再到中小規(guī)模集成電路和超大規(guī)模集成電路，到現(xiàn)在市場上主流的專用集成電路(ASIC)，以及現(xiàn)處于快速發(fā)展的系統(tǒng)級芯片，數(shù)字集成電路始終朝著速度更快，集成度更高，規(guī)模更大的方向不斷發(fā)展。從目前狀況來看，數(shù)字集成電路基本上仍然遵循摩爾定律來發(fā)展集成度幾乎每18個月增長一倍。但是隨著芯片規(guī)模的不斷擴大，功耗問題變得越來

3、越突出，并且成為制約數(shù)字集成電路發(fā)展的重要因素。長期以來，面積最小化和處理的高速度是數(shù)字集成電路設計中最主要的問題。現(xiàn)在，因為新的IC技術工藝的使用和集成度越來越高，降低芯片功耗逐漸成為了非常重要的一個因素。在亞微米和深亞微米的技術中，由于能量消耗而產生的余熱使電路中的某些功能受到了不同程度的影響。功耗的增加意味著電遷移率的增加。當芯片溫度上達到一定的程度時，電路就無法正常工作，因此復雜系統(tǒng)的性能就會被嚴重的影響到，并且整個系統(tǒng)的可靠性將會降低，尤其對于要求具有長生命周期和高可靠性的電子產品來說，降低功耗是必然的選擇。從產品市場需求來看，近年來依靠電池供電的數(shù)碼產品的大量使用如便攜電腦、移動通

4、訊工具等，這些產品的功耗嚴重影響著用戶的使用體驗，為了使產品具有更長的使用時間，迫切需要降低產品功耗。目前，功耗的優(yōu)化方法有很多種，也越來越具有針對性，但大體思路都是通過降低工作電壓和工作頻率、減少計算量等方法來實數(shù)字集成電路的功耗優(yōu)化。數(shù)字集成電路低功耗優(yōu)化的下一個研究方向是結合多個層次的功耗分析與優(yōu)化方法。數(shù)字集成電路低功耗優(yōu)化方法：低功耗設計技術大致可以分為兩類：動態(tài)技術和靜態(tài)技術。靜態(tài)技術是指從系統(tǒng)構造、工作原理方面入手，降低系統(tǒng)功耗,如選用低功耗器件，采用異步電路體系設計等。而動態(tài)技術則是通過改變系統(tǒng)的運行行為來達到降低系統(tǒng)功耗的目的，如在系統(tǒng)工作過程中，根據(jù)運行狀況將器件從工作狀態(tài)

5、轉入睡眠狀態(tài)。功耗主要取決于四個因素:工作電壓、負載電容、開關活動性和工作頻率。因此，數(shù)字集成電路的低功耗優(yōu)化設計要綜合考慮這四個方面來找到最佳的優(yōu)化方法。(1) 工藝級低功耗優(yōu)化技術：封裝技術對芯片的功耗有著巨大的影響，芯片級的輸入輸出功耗大約占到整個系統(tǒng)功耗的1/4到1/2，所以，在具有多個芯片的系統(tǒng)中，優(yōu)先考慮的減少工輸入輸出的功耗。通常芯片之間的接口單元占了大部分的功耗，造成這種現(xiàn)象的原因是片間接口的電容大小在pF數(shù)量級上，而片上的電容僅僅是在fF數(shù)量級上。對于傳統(tǒng)的封裝技術，Bakogl認為每個被封裝管腳的電容大約是13一14pF。由于動態(tài)功耗和電容之間成線性關系，所以芯片間的輸入輸

6、出接口的電容功耗可以占到整個芯片組功耗的25%到50%之間。對于具有多個芯片的系統(tǒng)來說，減小輸入輸出電容對于降低系統(tǒng)的功耗具有積極的意義。多芯片封裝(MCM)技術相對于印制電路版(PCB)技術可以大量地減少芯片之間通訊功耗。在MCM多芯片封裝中,所有的芯片被封裝在一個基板上面，此時，芯片間的輸入輸出接口電容可以達到片內輸入輸出接口電容的數(shù)量，從而降低了芯片間的功耗。采用MCM封裝還可以減小片間連接線長度和電容大小，使延時減小，提高了電路性能，可以為降低電壓低功耗做準備。此外，和其它封裝方式相比較，MCM封裝可以大大提高系統(tǒng)的集成度。在深亞微米工藝中，8”x10”MCM可以封裝10億個管子，不僅

7、節(jié)省了面積，而且可以換取功耗，為功耗的設計提供靈活性。(2) 電路級低功耗優(yōu)化技術： 動態(tài)邏輯在電路在具體實現(xiàn)的過程中，CMOS工藝提供了很多種的邏輯結構，比如全互補型靜態(tài)CMOS邏輯結構、偽NMOS邏輯結構、動態(tài)CMOS邏輯結構、時鐘CMOS邏輯結構、多米諾邏輯結構等。動態(tài)CMOS邏輯門的基本結構如圖1所示，脈沖控制著整個邏輯門電路的動態(tài)工作，中間是由N型管組成的邏輯門電路，上端為輸出Z，并經過P型管（預充電管）接正向電源Vdd，下端經N型管（賦值管）接負向電源Vss 。動態(tài)邏輯在降低優(yōu)化功耗方面有很多優(yōu)點。第一，采用動態(tài)邏輯可以大大減少器件的個數(shù)，邏輯的實現(xiàn)僅由NMOS網絡來完成，PMOS

8、網絡僅用來作為預充電器件，器件個數(shù)的減少從而減小負載電容，所以功耗降低。第二，動態(tài)邏輯中PMOS器件層疊個數(shù)較少，所以電路可以在低電壓的條件下正常工作，從而降低功耗。第三，動態(tài)邏輯可以避免短路功耗。第四，動態(tài)邏輯可以在輸出節(jié)點上確保每個時鐘周期內電平的翻轉幅度，不會產生偽跳變，進而降低了功耗。第五，動態(tài)邏輯電路可以大量減少由于競爭冒險而產生的毛刺現(xiàn)象，也可以降低節(jié)點的寄生電容和消除短路電流，從而降低功耗。動態(tài)邏輯的不足之處在于預充電管需要時鐘驅動，這加重了時鐘的負擔VddZN邏輯Vss圖1 動態(tài)CMOS電路(3) 版圖級低功耗優(yōu)化技術：版圖優(yōu)化必須同時優(yōu)化器件和器件之間的互連。深亞微米技術的廣

9、泛應用，使互連線產生的功耗成為了整個電路功耗的主要部分，過去的布局連線線只考慮面積和時延著兩個因素。現(xiàn)在布局布線要考慮來自設計前端的信號信息，來實現(xiàn)功耗的優(yōu)化。對具有較高活動性的信號選擇上層金屬布線是版圖設計中最簡單的低功耗處理方法?；搴蜕蠈咏饘儆靡粚佣趸鑱砀糸_，布線的物理電容會隨著氧化層的厚度的增加而減小，因此把活動性高的信號線布在較上層可以降低功耗，但應該注意到較上層布線需要較多的通孔，而通孔會增加電容。此外，應使高活動性信號的布線具有較低的電容。在處理復雜設計時，通常會將電路分成較小的電路塊逐一優(yōu)化。由于塊內互連線比塊間互連線短，電容也較小，因此在網表劃分時要考慮信號的活性，要使低

10、活性的互連線處在邊界上。布局、布線的問題可使用面積優(yōu)化和延遲的方法，但在進行功耗優(yōu)化時，必須用信號的活動性對電路互連線加權，盡量使高活動性的互連線處于塊內。在深亞微米設計時，因為藕合電容占據(jù)著大部分總的互連電容和功耗，因此在布線時，引線的間距也應要根據(jù)信號的活動性進行調整。同理，引線的線寬也要根據(jù)信號活動性、延遲限制和互連電容權衡考慮。(4) 門級低功耗設計:目前采用的門級低功耗優(yōu)化方法主要有門尺寸優(yōu)化和門級多閾值電壓技術（Gate-level Multi-Vthimplementation）。其中，門尺寸優(yōu)化的基本思想是通過減小器件的尺寸來獲得低功耗，但這樣做通常會影響電路的性能。作為改進，

11、可以將非關鍵路徑的門縮小尺寸以減小面積和功耗，因此門尺寸優(yōu)化問題可以轉化為滿足給定延遲約束條件下的功耗極小化問題。門級多閾值電壓技術主要用來降低漏電流功耗，隨著芯片集成度的提高，電源電壓不斷降低，多閾值電壓邏輯電路在低功耗設計中發(fā)揮著越來越重要的作用，它一方面降低了內部工作電壓的邏輯擺幅，使功耗降低；另一方面有效地控制了漏電流的增加，克服了以往由于因工作電壓減少、閾值電壓降低而導致的漏電流的增加。(5) 寄存器傳輸級低功耗設計：寄存器傳輸級（RTL）低功耗技術主要通過減少寄存器不希望的跳變(glitch-Spurious switch)來降低功耗。這種跳變雖然對電路的邏輯功能沒有負面的影響，但

12、會導致跳變因子的增加，從而導致功耗的增加。減少glitch的方法主要是消除其產生的條件，如用時鐘信號同步、結構重構以及時鐘門控（Clock Gating）等。在電路中插入由時鐘信號控制的寄存器將待傳遞的信號同步，可以將寄存器前面的glitch阻隔在寄存器外，避免其層層傳遞累積，非門控結構電路與帶門控結構的電路如圖2(a)、(b)所示。圖2（b）帶門控結構電路圖2（a）非門控結構電路(6) 算法級低功耗設計算法級功耗的度量有輸入輸出操作數(shù)、操作數(shù)、基本內存訪問次數(shù)等。為了降低功耗需要減少這些操作的次數(shù)，通過去除不必要的操作來減少操作數(shù)。算法級降低功耗的方法可分兩類：一類是加速變換，可以通過提高硬

13、件處理速度來降低電源電壓；另一類通過算法變換降低實現(xiàn)電路的有效電容。加速變換的基本思路是減少控制步的數(shù)目，在保持吞吐率不變的條件下,使用慢的控制時鐘。如圖3(a)所示一階IIR濾波器的控制數(shù)據(jù)流圖（CDFG）,假設每個操作占用一個控制步，其關鍵路徑長為2。因為結構簡單，不能使用各種變換。先將它展開得到圖3(b)所示的CDFG，變換它可能減少整個算法的關鍵路徑長度，輸出值可以表示為： YN1=XN1+A*YN2YN=XN+A*XN1+A*YN2利用分布性（distributivity）和常數(shù)傳遞（constant propagation）（A*A=A2)技術將圖3(b)所示的展開結構再變換成圖3

14、(c)。圖示的關鍵路徑已經是3，使用流水化技術，再將圖3(c)的結構變?yōu)閳D3(d)。這樣，整個系統(tǒng)在性能不變的條件下，關鍵路徑仍為 2，但并行采樣，可以允許以原來一半的速度工作，使用較低的電壓。當然，變換同時也使電路的有效電容增加，這一點是需要權衡的。圖3 （b）圖3 （a）圖3 （d）圖3 （c）算法級的設計方法主要是對硬件資源的合理利用，以及針對所要實現(xiàn)的功能優(yōu)化數(shù)據(jù)信號的編碼風格。在進行算法設計時，可以通過因式分解、提公因式等數(shù)學方法，找出復用率較高的子函數(shù)，將其單獨實現(xiàn)成子電路供其他模塊調用，以節(jié)約硬件資源，減少電路的物理電容。另外，降低開關活動因子是降低功耗的一個有效方法，尤其對結點

15、電容大的信號線更是如此，比如總線。現(xiàn)在的大型芯片中總線的數(shù)據(jù)線和地址線一般都比較多、比較長，每條線都需要驅動大負載，通常占總功耗的1520%，有的甚至達70%以上。我們可以采用合適的編碼方式來降低開關活動頻率，如格雷碼。它是通過對二進制數(shù)編碼，實現(xiàn)連續(xù)的兩個二進制數(shù)之間只有一位不同，這樣總線在傳輸連續(xù)變化的數(shù)據(jù)時，在總線上只有一位發(fā)生變化，總線的翻轉活動大大減小，從而降低功耗。(7) 系統(tǒng)級低功耗設計降低功耗在設計流程中進行的越早越好，這樣可以有效地降低功耗預算，避免重新設計帶來的成本浪費。動態(tài)電源管理就是系統(tǒng)級的一種降低功耗技術動態(tài)電源管理是這樣實現(xiàn)的:整個系統(tǒng)的動作狀態(tài)時刻被監(jiān)控,如果系統(tǒng)

16、中某些模塊空閑或做無效計算時,即自動關閉,進入低功耗(休眠)狀態(tài)。典型的實現(xiàn)方式有門控時鐘技術，它通過控制通向各模塊時鐘是否有效來實現(xiàn)工作狀態(tài)轉換,降低不必要的功耗。這種控制對需長時間休眠模塊節(jié)省功耗十分有效。結語： 電子產品的工作壽命越來越受到重視,設計者在實現(xiàn)電路功能的同時還要考慮到降低電路功耗問題。功耗優(yōu)化貫穿于設計的各階段,有些降低功耗措施與電路性能存在折中,設計時須針對特定項目在面積、速度和功耗間進行權衡,以使電路各性能指標達到最佳。參考文獻：1 洪先龍，劉偉平，邊計年. 超大規(guī)模集成電路計算機輔助設計與模擬，北京：國防工業(yè)出版社. 1998.2 陳廷槐，數(shù)字系統(tǒng)的測試與冗錯，南京：東南大學出版社. 1990.3 李忠誠，測試產生算法研究及其實現(xiàn)，中科院計算所博士論文. 1991.4 陳海波，電路設計中實現(xiàn)低功耗途徑的探討J.太原師范學院學報(自然科學版),2003,(6)5 陳春鴻，CMOS集成電路的功耗分析及低功耗設計技術J.浙江工業(yè)大學學報,1998,(