ADC和DAC鏈路設計原理課件

ADC和DAC鏈路設計原理及指標計算2014.2.18ADC和DAC鏈路設計原理目錄一、概述二、ADC鏈路設計三、ADC的常用指標四、DAC鏈路設計五、DAC的常用指標六、ADC和DAC的指標計算ADC和DAC鏈路設計原理一、概述ADC和DAC是數(shù)字和模擬接口，是了解分析模擬世界的重要工具。在通信領域，它們將射頻信號轉換為更容易處理的數(shù)字信號，經過算法處理后再轉換成射頻信號發(fā)射出去，完成通信。我們部門的設備通常將射頻信號轉換為中頻信號，然后經過ADC轉換為數(shù)字信號進行處理，然后送入到DAC轉換為中頻，再上變頻為射頻。ADC和DAC鏈路設計原理二、ADC鏈路設計1、ADC的接口

ADC的接口分為射頻接口、時鐘接口、數(shù)字接口和控制接口。射頻接口：用于接收中頻信號，一般采用差分接口。時鐘接口：用于接收芯片的工作時鐘；一般有LVDS、LVPECL等差分接口和CMOS接口。數(shù)字接口：用于將ADC轉換后的數(shù)字信號送入到數(shù)字處理芯片中；常用的形式為CMOS、LVDS差分、高速串口；控制接口：用于控制芯片的工作方式；常用接口為SPI控制接口。ADC和DAC鏈路設計原理二、ADC鏈路設計2、ADC中頻接口設計ADC中頻接口接收的是中頻信號；其電路為射頻電路，故走線及匹配的要求很重要，需注意以下三點；差分走線要等長處理；差分信號線的阻抗是指對地阻抗；

射頻接口的阻抗要注意匹配。

其中第3點又根據ADC類型的不同，采用的方式不同；根據輸入阻抗匹配方式的不同分為兩種：緩沖型ADC和非緩沖型ADC；ADC和DAC鏈路設計原理緩沖型ADC和非緩沖型ADC（開關電容型）的區(qū)別在于ADC的輸入口是否有一緩沖電路，從而隔離輸入電路和采樣電路。圖1緩沖型ADC-ADS58C20輸入接口圖1非緩沖型ADC-ADS62c17輸入接口ADC和DAC鏈路設計原理緩沖型ADC與非緩沖型ADC的區(qū)別

緩沖型ADC的優(yōu)點比較直接：緩沖器將接口電路和采樣電路隔離開來，使得ADC的輸入阻抗固定，便于前端的驅動電路阻抗匹配；然而由于緩沖器需要較高的電源電壓，使得ADC在功耗、噪聲方面會受到影響；

非緩沖型ADC的驅動電路與采樣電路直接相連，這就使得ADC的輸入阻抗是變化的，驅動電路設計比較復雜，需要考慮芯片提供的DATASHEET進行設計。其主要構造如圖3所示。ADC和DAC鏈路設計原理圖3非緩沖型ADC的輸入結構示意圖ADC和DAC鏈路設計原理二、ADC鏈路設計3ADC時鐘接口

ADC時鐘接口的輸入阻抗為高阻抗，并且有著緩存，故阻抗不會受后級影響，比較恒定。故在匹配時只需要直接并聯(lián)上一個100歐姆電阻即可。不同的電平接口如LVDS和LVPECL接口采用標準的轉換電路即可。對于輸入有偏置要求的，需要進行偏置處理。時鐘頻率的選擇與中頻頻率有關，其關系式如下所示：其中f0為中頻頻率，fs為采樣頻率，一般情況下n取1和2。ADC和DAC鏈路設計原理二、ADC鏈路設計4數(shù)字接口ADC的數(shù)字接口其形式主要有串行和并行兩種。

并行接口有差分和單端兩種形式。其電路的主要要求為

數(shù)據線與時鐘線要進行等長處理。差分線之間也要求等長處理。

串行接口為差分的一對線路，該線路的工作速率為幾個Gbit/s或幾十個Gbit/s，是后續(xù)的發(fā)展方向。5SPI控制接口SPI控制接口為標準接口，需要注意要對其進行上拉處理，以防驅動不足。ADC和DAC鏈路設計原理三、ADC指標1、ADC的常用指標

ADC的常用指標主要有：信噪比（SNR）、無雜散動態(tài)范圍（SFDR）、采樣帶寬、采樣頻率、采樣位數(shù)、功耗。ADC和DAC鏈路設計原理三、ADC指標2、ADC指標意義及其計算方法

信噪比SNR：該指標為信號功率的噪聲功率的比值；越大表示噪聲的影響越小，ADC的性能越好；其計算公式為：SNR=6.02N+1.74

其中N是指采樣位數(shù)；該公式計算出的為理論值，實際值要小一些。ADC和DAC鏈路設計原理三、ADC指標

無雜散動態(tài)范圍（SFDR）是指信號的均方根值與最差雜散信號(無論它位于頻譜中何處)的均方根值之比。

最差雜散可能是原始信號的諧波，也可能不是。

在通信系統(tǒng)中，SFDR是一項重要指標，因為它代表了可以與大干擾信號(阻塞信號)相區(qū)別的最小信號值。SFDR可以相對于滿量程(dBFS)或實際信號幅度(dBc)來規(guī)定。其定義如圖4所示。ADC和DAC鏈路設計原理圖4、SFDR示意圖ADC和DAC鏈路設計原理采樣帶寬是指ADC所能采取到信號帶寬。其一般計算方式如下：BW=Fs/2

其中Fs為采樣頻率；該公式是根據奈奎斯特定律得來。

若內部增加了提高性能的濾波器則帶寬可能更窄一些，如TI公式的SNRBOOST功功能就是增加了濾波器，其帶寬為0.33Fs或0.22Fs。ADC和DAC鏈路設計原理功耗也是ADC指標中一個重要項，一般ADC的功耗均值1W以內。目前ADC的供電電壓不斷下降（3.3V降為1.8V），功耗也在下降，在設計時需要考慮該指標。ADC和DAC鏈路設計原理四DAC鏈路設計1、DAC接口DAC接口有數(shù)字接口、射頻接口、時鐘接口、SPI接口。2、數(shù)字接口DAC的數(shù)字接口主要有兩種形式：差分并行和高速串行。

差分接口主要有LVDS、LVPECL等方；而數(shù)據的輸入形式一般也是以IQ交織的方式（也可是單獨方式）；這種方式也是我們目前常用的方式。

由于差分并行的方式需要走很多的線，在PCB布局布線方面很不方便，故產生了高速串行方式。

高速串行接口只需要有一對差分線即可，通信速率可達幾個Gbit/s，甚至是幾十個Gbit/s；這也是未來的方向，目前TI\ADI等廠商已開發(fā)出相應的產品。

ADC和DAC鏈路設計原理3、射頻接口射頻接口根據DAC的類型分為兩種：CurrentSink(灌電流)和CurrentSource（拉電流）。CurrentSink是指外界提供驅動形成電流進入到DAC，與匹配電阻形成電壓，從而將信號傳輸出去。CurrentSource是指DAC輸出電流（形同外界將電流從DAC“拉出”），與匹配電阻形成電壓傳輸出去。DAC的模擬接口主要考慮的是阻抗和共模電壓，下面根據兩種不同的類型對其進行介紹。ADC和DAC鏈路設計原理圖5、Currentsink輸出電路設計（DC耦合）圖6、Currentsink的電平轉換輸出電路設計（DC耦合）ADC和DAC鏈路設計原理圖7、Currentsink的電平轉換輸出電路設計（AC耦合）ADC和DAC鏈路設計原理圖8、Currentsource的電平轉換輸出電路設計（DC耦合）圖9、Currentsource的輸出電路設計（AC耦合）ADC和DAC鏈路設計原理4、時鐘接口

DAC的時鐘接口有兩種：DAC_CLK和REF_CLK。

DAC_CLK一般接收較高的時鐘，該時鐘不采用內部鎖相環(huán)可直接用于信號的數(shù)模轉換，也可用于頻率變換。該時鐘一般為差分時鐘。

REF_CLK一般輸入為一個低頻參考，然后采用內部鎖相環(huán)轉換為所需要的各種類型時鐘。該時鐘可為單端CMOS，也可為差分形式。5、SPI接口

SPI接口與ADC接口一樣，是通用的標準接口。ADC和DAC鏈路設計原理五DAC指標1、DAC常用指標

DAC的常用指標有：SFDR、IMD、NSD、ACLR、功耗。2、SFDR是指無雜散動態(tài)范圍，該指標主要衡量主信號輸出的諧波失真、雜散的功率。是信號的關鍵指標。3、IMD和ACLR分別衡量窄帶和寬帶信號經過DAC轉換后的失真情況。4、NSD為噪聲功率譜密度該指標主要衡量的是低噪的情況。5、功耗一般與芯片的使用功能和供電電壓有關。ADC和DAC鏈路設計原理六、ADC和DAC指標計算1、系統(tǒng)整體鏈路

圖10、系統(tǒng)整體鏈路ADC和DAC鏈路設計原理2、ADC和DAC的指標計算中頻信號功率計算P=噪聲功率密度計算