MOOC 電子線路設(shè)計(jì)、測試與實(shí)驗(yàn)（二）-華中科技大學(xué) 中國大學(xué)慕課答案

MOOC電子線路設(shè)計(jì)、測試與實(shí)驗(yàn)（二）-華中科技大學(xué)中國大學(xué)慕課答案緒論課單元測驗(yàn)1、問題：5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為選項(xiàng)：A、黃紫黑橙棕B、綠棕黑棕金C、棕黑棕棕金D、綠棕黑棕棕E、棕黑黑棕金F、黃紫黑橙金正確答案:【綠棕黑棕金】2、問題：某個(gè)電阻的色環(huán)序列為棕黑紅棕，其電阻值為？選項(xiàng)：A、22±5％歐姆B、1K±5%歐姆C、1K±1%歐姆D、100±1%歐姆E、2K±1%歐姆F、200±5%歐姆正確答案:【1K±1%歐姆】3、問題：示數(shù)為102的3296型多圈電位器的標(biāo)稱阻值為選項(xiàng)：A、1KΩB、100ΩC、10ΩD、102ΩE、10.2ΩF、1.02Ω正確答案:【1KΩ】4、問題：示數(shù)為103的瓷片電容的電容值為？選項(xiàng)：A、1μfB、0.1μfC、0.01μfD、103μfE、103pfF、103nf正確答案:【0.01μf】5、問題：示數(shù)為68的瓷片電容的電容值為？選項(xiàng)：A、6000μfB、60μfC、0.6μfD、68μfE、68pfF、68nf正確答案:【68pf】6、問題：視頻中的3位半手持式萬用表有四位顯示，左邊首位上若有數(shù)顯示則必是選項(xiàng)：A、0B、1C、2D、5E、8F、9正確答案:【1】7、問題：視頻中的3位半手持式萬用表測量一可調(diào)電阻當(dāng)前阻值，檔位開關(guān)在歐姆區(qū)的2k檔，顯示為.392，說明當(dāng)前阻值是選項(xiàng)：A、0.392歐姆B、392歐姆C、3.92千歐姆D、392千歐姆E、0.392*2歐姆即0.784歐姆F、0.392*2千歐姆即0.784千歐姆正確答案:【392歐姆】8、問題：視頻中的直流穩(wěn)壓電源，無外連接，單設(shè)備能輸出的最高直流電壓為選項(xiàng)：A、5VB、10VC、12VD、24VE、30VF、60V正確答案:【60V】9、問題：一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的？選項(xiàng)：A、3B、4C、10D、15E、20F、50正確答案:【20】10、問題：對于視頻中的信號發(fā)生器，要把三角波輸出調(diào)成近似鋸齒波，需要調(diào)節(jié)（）旋鈕選項(xiàng)：A、頻率微調(diào)B、幅度調(diào)節(jié)C、衰減選擇D、波形選擇E、直流電平F、占空比正確答案:【占空比】11、問題：一個(gè)頻率2KHz，最大值0V，最小值-4V的三角波，其直流分量為選項(xiàng)：A、-4VB、-2VC、-1VD、0VE、+1VF、+2V正確答案:【-2V】12、問題：當(dāng)信號從視頻中的信號發(fā)生器的同步輸出口正常輸出，且設(shè)備上的TTL燈亮，則其波形峰峰值約為選項(xiàng)：A、15VB、10VC、5VD、3VE、1VF、10mV正確答案:【5V】13、問題：示波器操作時(shí)，應(yīng)適當(dāng)調(diào)整（）讓通道信號的波形顯示橫向擴(kuò)展或壓縮，保證屏幕上至少顯示兩個(gè)完整周期。選項(xiàng)：A、水平時(shí)基B、水平位移C、垂直位移D、垂直檔位E、觸發(fā)電平F、觸發(fā)信源正確答案:【水平時(shí)基】14、問題：對于通常使用的普通無衰減探頭，示波器通道探頭比設(shè)置必須保證為選項(xiàng)：A、100XB、10XC、5XD、2XE、1XF、0X正確答案:【1X】15、問題：示波器穩(wěn)定實(shí)時(shí)顯示被測周期信號波形，基本前提是指定的（）信號與被測信號同源選項(xiàng)：A、觸發(fā)信源B、探頭校準(zhǔn)C、存儲波形D、判決電平E、噪聲F、脈沖正確答案:【觸發(fā)信源】16、問題：本課程中，如（）這些參數(shù)是用萬用表來測的。選項(xiàng)：A、直流電壓B、直流電流C、交流電壓D、交流電流E、電阻阻值F、二極管壓降正確答案:【直流電壓#電阻阻值#二極管壓降】17、問題：視頻中的穩(wěn)壓電源在實(shí)驗(yàn)中，主從獨(dú)立模式下打開Power鍵后，不管如何調(diào)整主路的電壓旋鈕，主路輸出電壓始終為0，可能原因是選項(xiàng)：A、OUTPUT開關(guān)沒打開B、從路電壓旋鈕調(diào)到了0C、主路電流旋鈕調(diào)到了0D、從路電流旋鈕調(diào)到了0E、主路連接的外部電路有短路F、電源內(nèi)部有其他故障正確答案:【OUTPUT開關(guān)沒打開#主路電流旋鈕調(diào)到了0#主路連接的外部電路有短路#電源內(nèi)部有其他故障】18、問題：屬于示波器邊沿觸發(fā)設(shè)定項(xiàng)目的是選項(xiàng)：A、通道耦合B、探頭比C、觸發(fā)信源D、觸發(fā)電平E、觸發(fā)邊沿F、水平時(shí)基正確答案:【觸發(fā)信源#觸發(fā)電平#觸發(fā)邊沿】19、問題：下面說法正確的是（?）選項(xiàng)：A、本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面B、實(shí)驗(yàn)室用穩(wěn)壓電源主路狀態(tài)指示燈變紅色說明當(dāng)前處于正常穩(wěn)壓輸出狀態(tài)C、改變穩(wěn)壓電源工作模式之前，應(yīng)將實(shí)驗(yàn)電路和穩(wěn)壓電源輸出端對應(yīng)連線接好D、面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件E、將信號發(fā)生器的輸出線夾到面包板上電路時(shí)，應(yīng)直接夾到對應(yīng)元器件引腳上F、示波器屏幕顯示一般是用YT模式坐標(biāo)系，而切換成XY模式后，橫軸坐標(biāo)是時(shí)間正確答案:【本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面#面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件】20、問題：數(shù)字萬用表顯示屏上出現(xiàn)H符號，并一直顯示剛才的某個(gè)測量結(jié)果，無法正確顯示新的測量情況，可以按一次Power鍵還原為正常使用狀態(tài)。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】21、問題：面包板插板用信號連接線金屬裸露的剝頭長應(yīng)為6~8mm。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】22、問題：視頻中的信號發(fā)生器最大衰減選擇檔標(biāo)值是60Hz。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】23、問題：視頻中的信號發(fā)生器若要輸出正弦波，信號線必須接到函數(shù)輸出口。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】24、問題：示波器通道耦合為直流耦合時(shí)，屏幕只顯示信號中的直流分量。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】25、問題：如果示波器內(nèi)外自檢都正常，那么觀測信號時(shí)就不必關(guān)心觸發(fā)信源設(shè)置了選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】26、問題：本課程中，使用Tek示波器，其ACQUIRE獲取設(shè)定應(yīng)盡量保持“平均值”模式。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】27、問題：Rigol示波器中要將波形顯示切換成XY模式，是在水平控制菜單中的“時(shí)基”項(xiàng)。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】28、問題：使用電阻只要用對電阻值就可以了。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】29、問題：電解電容使用時(shí)不僅要注意其電容值，還需要注意其極性與耐壓值。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】30、問題：數(shù)字芯片不用的管腳就無需連接了。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】邏輯門測試題1、問題：以下電路中常用于總線應(yīng)用的有選項(xiàng)：A、TSL門（三態(tài)門）B、OC門C、CMOS傳輸門D、CMOS與非門E、普通TTL與非門F、普通TTL或非門正確答案:【TSL門（三態(tài)門）】2、問題：下面幾種邏輯門中，可以用作雙向開關(guān)的是選項(xiàng)：A、或非門B、與非門C、異或門D、CMOS傳輸門E、TSL門（三態(tài)門）F、OC門正確答案:【CMOS傳輸門】3、問題：在下圖所示電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值為IOL（max）=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA，GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的反相器的個(gè)數(shù)為選項(xiàng)：A、5B、7C、10D、12E、15F、20正確答案:【20】4、問題：在下圖所示由74系列或非門組成的電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V?；蚍情T每個(gè)輸入端的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL（max）=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的或非門的個(gè)數(shù)為選項(xiàng)：A、2B、3C、4D、5E、6F、7正確答案:【5】5、問題：74LS系列邏輯門電路的允許電源電壓范圍是選項(xiàng)：A、3.3V±0.3VB、5V±0.25VC、10V±1VD、12V±1.2VE、15V±1.5VF、30V±3V正確答案:【5V±0.25V】6、問題：4000系列CMOS器件的電源電壓范圍為選項(xiàng)：A、3V±0.3VB、5V±0.25VC、3V~15VD、3V~30VE、1V~10VF、3V~5V正確答案:【3V~15V】7、問題：下列各種門電路中哪些不可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）選項(xiàng)：A、具有推拉式輸出級的TTL電路B、TTL電路的OC門C、TTL電路的三態(tài)輸出門D、普通的CMOS門E、漏極開路輸出的CMOS門F、CMOS電路的三態(tài)輸出門正確答案:【具有推拉式輸出級的TTL電路#普通的CMOS門】8、問題：三態(tài)門輸出高阻狀態(tài)時(shí)，下列說法正確的是（）選項(xiàng)：A、用電壓表測量指針不動(dòng)B、相當(dāng)于懸空C、電壓不高不低D、測量電阻指針不動(dòng)E、對下級電路無任何影響正確答案:【相當(dāng)于懸空#對下級電路無任何影響】9、問題：對于TTL與非門閑置輸入端的處理，可以（）選項(xiàng)：A、接電源B、通過電阻3kΩ接電源C、接地D、與有用輸入端并聯(lián)E、懸空F、通過電阻5.1kΩ接地正確答案:【接電源#通過電阻3kΩ接電源#與有用輸入端并聯(lián)#懸空】10、問題：當(dāng)TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為邏輯1。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】11、問題：普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】12、問題：三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】13、問題：TTLOC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】14、問題：CMOS電路和TTL電路在使用時(shí)，不用的輸入管腳可懸空。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】15、問題：CMOS電路比TTL電路功耗大。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】16、問題：在TTL電路中通常規(guī)定邏輯1電平額定值為5V。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】MOOC-VerilogHDL-單元測驗(yàn)1、問題：講解中提到的VHDL和Verilog這兩中HDL語言先后與1987年和1995年成為（）標(biāo)準(zhǔn)選項(xiàng)：A、EIB、SCIC、IEEED、IEE、NIF、802.11正確答案:【IEEE】2、問題：verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是選項(xiàng)：A、/*...*/B、{...}C、if...elseD、module...endmoduleE、begin...endF、/.../正確答案:【module...endmodule】3、問題：verilog中經(jīng)常使用（）來表示一個(gè)常量，用以提高程序的可讀性，且經(jīng)常用于定義變量的寬度選項(xiàng)：A、parameterB、defineC、includeD、alwaysE、beginF、module正確答案:【parameter】4、問題：Verilog基本語法中通常表示不確定的邏輯狀態(tài)和高阻態(tài)的符號分別是選項(xiàng)：A、z和xB、z和ZC、x和XD、x和zE、x和yF、y和Y正確答案:【x和z】5、問題：verilogHDL中對于變量的定義一般有wire和reg兩種，若a為wire型，b為reg型，其余信號不確定，所有信號位寬都是一位的，下面的描述錯(cuò)誤的是選項(xiàng)：A、assigna=bB、assignb=aC、assigna=bcD、assigna=b^c^dE、b=aF、b=ac正確答案:【assignb=a】6、問題：對于通過verilogHDL描述電路時(shí)有時(shí)會(huì)使用到case語句，對于case語句，如果在其中一個(gè)分支下面需要描述的語句多于一條，正確的處理方式是選項(xiàng)：A、使用小括號（）進(jìn)行區(qū)域限定操作B、使用中括號[]進(jìn)行區(qū)域限定操作C、可以不用理會(huì)，正常的描述D、使用begin...end方式進(jìn)行區(qū)域限定操作E、使用大括號{}進(jìn)行區(qū)域限定操作F、使用符號對/**/進(jìn)行區(qū)域限定操作正確答案:【使用begin...end方式進(jìn)行區(qū)域限定操作】7、問題：在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assignout1=（selb）|（~sela），這條語句對應(yīng)的是課程講解中的選項(xiàng)：A、行為描述方式B、數(shù)據(jù)流描述方式C、過程描述方式D、結(jié)構(gòu)描述方式E、層級描述方式F、尋跡描述方式正確答案:【數(shù)據(jù)流描述方式】8、問題：非阻塞賦值使用符號（）來表示選項(xiàng)：A、-B、=D、=F、=正確答案:【=】9、問題：有如下一個(gè)描述電路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果這個(gè)時(shí)候發(fā)生變化a=1，請推算變化穩(wěn)定后的tmp和tmp2，y的值是選項(xiàng)：A、0,0,0B、1,0,0C、1,0,1D、1,1,0E、1,1,1F、0,1,0正確答案:【1,0,1】10、問題：現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a,b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義：output[3:0]result;//4位輸出結(jié)果outputcarry;//進(jìn)位輸出input[3:0]r1,r2;//兩個(gè)4位加數(shù)inputci;//來自低位的進(jìn)位信號wire[3:0]r1,r2,result;//線型類型定義wireci,carry,c1,c2,c3;//線型類型定義和中間變量下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是選項(xiàng)：A、addbit(r1,r2,ci,result,c1)B、addbit(r1[0],r2[0],ci,result[0],c1)C、addbitU0(ci,r1[0],r2[0],result[0],c1)D、addbitU0(ci,r1[0],r2[0],cl,result[0])E、addbitU0(r1[0],r2[0],ci,result[0],cl)F、addbit,U0(r1[0],r2[0],cl,result[0],ci)正確答案:【addbitU0(ci,r1[0],r2[0],cl,result[0])】11、問題：verilog語法中，間隔符號主要包括選項(xiàng)：A、空格符B、注釋符C、TAB鍵D、換行符E、下劃線F、換頁符正確答案:【空格符#TAB鍵#換行符#換頁符】12、問題：在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有選項(xiàng)：A、8'd127B、8'b1111111C、8'h7fD、8'b11_11_11_11E、8'd1111111F、8'h1111111正確答案:【8'd127#8'b1111111#8'h7f#8'b11_11_11_11】13、問題：通過verilogHDL描述電路的方式有選項(xiàng)：A、行為描述方式B、數(shù)據(jù)流描述方式C、自上而下描述方式D、分步描述方式E、結(jié)構(gòu)描述方式F、嵌套描述方式正確答案:【行為描述方式#數(shù)據(jù)流描述方式#結(jié)構(gòu)描述方式】14、問題：verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有選項(xiàng)：A、nandB、notC、nxorD、norE、xorF、or正確答案:【nand#not#nor#xor#or】15、問題：在課程內(nèi)容中，講解過的正確的層次調(diào)用方法有選項(xiàng)：A、輸入輸出方向?qū)?yīng)調(diào)用方式B、位置對應(yīng)調(diào)用方式C、位寬對應(yīng)調(diào)用方式D、端口名對應(yīng)調(diào)用方式E、字符名對應(yīng)調(diào)用方式F、變量名對應(yīng)調(diào)用方式正確答案:【位置對應(yīng)調(diào)用方式#端口名對應(yīng)調(diào)用方式】16、問題：VHDL語言相對verilog語言更早成為國際標(biāo)準(zhǔn)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】17、問題：HDL在執(zhí)行方式上總體是以并行的方式工作的選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】18、問題：VerilogHDL語法中的關(guān)鍵詞是區(qū)分大小寫的選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】19、問題：assign語句只能描述組合邏輯選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】20、問題：always模塊只能描述時(shí)序邏輯選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】21、問題：and是Verilog語法中預(yù)先定義了的門級原型選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】22、問題：Verilog語法中通過拼接運(yùn)算符{}來將兩個(gè)小位寬的數(shù)據(jù)組合成大位寬的數(shù)據(jù)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】23、問題：通過層次調(diào)用的方式來實(shí)現(xiàn)較為復(fù)雜的電路邏輯時(shí)，可采用端口對應(yīng)的方式來完成層次調(diào)用，如果底層模塊里頭有頂層模塊里頭不需要的輸出信號時(shí)，可以在引用的端口名表項(xiàng)的地方不關(guān)聯(lián)頂層的變量選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】24、問題：時(shí)序邏輯只能使用非阻塞邏輯選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】25、問題：使用高級語句case描述電路時(shí)，default語句必須進(jìn)行描述選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】ProjectNavigator簡介隨堂測驗(yàn)1、問題：采用Verilog硬件描述語言進(jìn)行設(shè)計(jì)輸入時(shí)，應(yīng)該選擇的文件類型為選項(xiàng)：A、VerilogModuleB、VerilogTestFixtureC、VHDLModuleD、VHDLPackage正確答案:【VerilogModule】FPGA應(yīng)用開發(fā)基礎(chǔ)單元測驗(yàn)1、問題：已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）選項(xiàng)：A、10B、20C、25D、30E、27F、15正確答案:【27】2、問題：數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請問示例實(shí)現(xiàn)中共分為幾層次？選項(xiàng)：A、1B、2C、3D、4E、5F、6正確答案:【5】3、問題：數(shù)字頻率計(jì)設(shè)計(jì)示例中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)（）選項(xiàng)：A、1B、2C、3D、4E、5F、6正確答案:【3】4、問題：6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動(dòng)態(tài)掃描時(shí)鐘信號頻率約為多少（）選項(xiàng)：A、1HzB、10HzC、100HzD、1kHzE、100kHzF、1MHz正確答案:【1kHz】5、問題：已知某verilog仿真測試文件時(shí)鐘信號描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且該verilog文件頂部有如下代碼：`timescale1us/1ns，則模擬仿真時(shí)鐘周期是（）選項(xiàng)：A、10nsB、10psC、10usD、1nsE、1psF、1us正確答案:【10us】6、問題：在ISEFPGA開發(fā)流程中進(jìn)行實(shí)現(xiàn)（Implement）之前應(yīng)該完成以下哪些步驟選項(xiàng)：A、設(shè)計(jì)輸入B、功能仿真C、添加約束D、邏輯綜合E、生成可編輯文件F、下載編程正確答案:【設(shè)計(jì)輸入#功能仿真#添加約束#邏輯綜合】7、問題：可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核（）選項(xiàng)：A、VerilogModuleB、VerilogTestFixtureC、IPD、ChipScopeDefintionandConnectionFilesE、VHDLPackageF、VHDLLibrary正確答案:【IP#ChipScopeDefintionandConnectionFiles】8、問題：Verilog語言中子模塊引用時(shí)只能以實(shí)例的方式嵌套在其他模塊內(nèi)，嵌套的層次沒有限制。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】9、問題：Verilog語言引用的子模塊可以是一個(gè)設(shè)計(jì)好的Verilog模塊，也可以是別的HDL語言如VHDL語言設(shè)計(jì)的元件，還可以是IP核模塊。選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】10、問題：Verilog語言中對同一子模塊實(shí)例化時(shí)模塊端口可以位置關(guān)聯(lián)和名稱關(guān)聯(lián)兩種不同的方法混用選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】11、問題：為減小頻率計(jì)的測頻誤差，測頻計(jì)數(shù)時(shí)間越短越好選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】組合邏輯電路單元測驗(yàn)1、問題：下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算選項(xiàng)：A、與非運(yùn)算B、與運(yùn)算C、非運(yùn)算D、或運(yùn)算E、加運(yùn)算F、模2運(yùn)算正確答案:【與非運(yùn)算】2、問題：下面哪種說法是正確的選項(xiàng)：A、在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少B、組合邏輯電路的設(shè)計(jì)不需要邏輯抽象C、在畫卡諾圖時(shí)，無關(guān)項(xiàng)只能當(dāng)“0”處理D、在電路設(shè)計(jì)中，采用與門比與非門更有優(yōu)勢E、在電路化簡時(shí)，只能使用卡諾圖法正確答案:【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】3、問題：下面哪些邏輯關(guān)系運(yùn)算是最基本的邏輯運(yùn)算選項(xiàng)：A、與運(yùn)算B、或運(yùn)算C、非運(yùn)算D、與非運(yùn)算E、或非運(yùn)算F、異或運(yùn)算G、同或運(yùn)算正確答案:【與運(yùn)算#或運(yùn)算#非運(yùn)算】4、問題：下面哪些工具可以用于描述組合邏輯電路的邏輯功能選項(xiàng)：A、真值表B、邏輯函數(shù)表達(dá)式C、邏輯電路圖D、波形圖E、卡諾圖F、HDL正確答案:【真值表#邏輯函數(shù)表達(dá)式#邏輯電路圖#波形圖#卡諾圖#HDL】5、問題：下面哪種說法是正確的選項(xiàng)：A、組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入B、組合邏輯電路不能使用記憶電路器件C、組合邏輯電路可以使用記憶電路器件D、組合邏輯電路的輸出不僅取決于當(dāng)前時(shí)刻的輸入，而且與之前時(shí)刻的輸入也有關(guān)E、組合邏輯電路一定比時(shí)序邏輯電路簡單正確答案:【組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入#組合邏輯電路不能使用記憶電路器件】6、問題：在組合邏輯電路的設(shè)計(jì)中，下面哪些verilogHDL語句形式是可行的？選項(xiàng)：A、條件語句：if…；else…；B、條件語句：if…；elseif…；elseif…；else…；C、多路分支語句：case（…）…；…；…；default：…;endcaseD、循環(huán)語句結(jié)構(gòu):for(…;…;…)statement;E、條件語句：if…；正確答案:【條件語句：if…；else…；#條件語句：if…；elseif…；elseif…；else…；#多路分支語句：case（…）…；…；…；default：…;endcase#循環(huán)語句結(jié)構(gòu):for(…;…;…)statement;】7、問題：組合邏輯電路消除競爭冒險(xiǎn)的方法是選項(xiàng)：A、修改邏輯設(shè)計(jì)B、在輸出端接入濾波電容C、后級加緩沖電路D、屏蔽輸入信號的緩沖干擾E、提高電源電壓F、做好電路共地連接正確答案:【修改邏輯設(shè)計(jì)#在輸出端接入濾波電容】8、問題：在利用卡諾圖法進(jìn)行化簡時(shí)，對于無關(guān)項(xiàng)的處理，根據(jù)需要可以當(dāng)“0”處理，也可當(dāng)“1”處理選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】9、問題：組合邏輯電路設(shè)計(jì)中可以使用觸發(fā)器選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】10、問題：在利用卡諾圖法進(jìn)行化簡時(shí)，必須使用最小項(xiàng)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】11、問題：在對輸出邏輯表達(dá)式進(jìn)行化簡時(shí)，最簡與或式一定是最簡標(biāo)準(zhǔn)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】時(shí)序邏輯電路單元測驗(yàn)1、問題：用觸發(fā)器設(shè)計(jì)一個(gè)輸出為1，3，8的電路，需要幾個(gè)觸發(fā)器選項(xiàng)：A、1B、2C、3D、4正確答案:【2】2、問題：將某時(shí)鐘頻率為32MHz的CP變?yōu)?MHz的CP，需要個(gè)二進(jìn)制計(jì)數(shù)器選項(xiàng)：A、1B、2C、3D、4正確答案:【3】3、問題：時(shí)序邏輯電路在結(jié)構(gòu)上選項(xiàng)：A、必須有存儲電路B、必須有組合邏輯電路C、必須有存儲電路和組合邏輯電路D、以上均正確正確答案:【必須有存儲電路】4、問題：同步時(shí)序邏輯電路和異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路選項(xiàng)：A、沒有統(tǒng)一的時(shí)鐘脈沖控制B、沒有觸發(fā)器C、沒有穩(wěn)定狀態(tài)D、輸出只與內(nèi)部狀態(tài)有關(guān)正確答案:【沒有統(tǒng)一的時(shí)鐘脈沖控制】5、問題：時(shí)序邏輯電路特點(diǎn)中，下列敘述正確的是選項(xiàng)：A、電路任一時(shí)刻的輸出與輸入信號和電路原來狀態(tài)均有關(guān)B、電路任一時(shí)刻的輸出只與當(dāng)時(shí)輸入信號有關(guān)C、電路任一時(shí)刻的輸出只與電路原來狀態(tài)有關(guān)D、電路任一時(shí)刻的輸出與輸入信號和電路原來狀態(tài)均無關(guān)正確答案:【電路任一時(shí)刻的輸出與輸入信號和電路原來狀態(tài)均有關(guān)】6、問題：如圖，CC4027芯片的電源VDD，和VSS應(yīng)該分別接選項(xiàng)：A、+5V,0VB、+5V,-5VC、-15V,+15VD、0V,+5V正確答案:【+5V,0V】7、問題：關(guān)于觸發(fā)電平的設(shè)置正確的說法是選項(xiàng)：A、觸發(fā)電平設(shè)置在觸發(fā)源信號幅度范圍內(nèi)，具體值不重要。B、觸發(fā)電平的設(shè)置可以是任意的。C、觸發(fā)電平的設(shè)置與觸發(fā)源沒有任何關(guān)系D、觸發(fā)電平必須設(shè)置在觸發(fā)源信號幅度的中間值E、觸發(fā)電平設(shè)置在源信號幅度范圍內(nèi)F、以上說法均不正確正確答案:【觸發(fā)電平設(shè)置在觸發(fā)源信號幅度范圍內(nèi)，具體值不重要?！?、問題：用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測,且示波器的觸發(fā)源已經(jīng)設(shè)置為CH2。做法是正確的：選項(xiàng)：A、B、C、D、E、F、只要是兩兩相互比較就可以了正確答案:【】9、問題：如圖74ls74xinpiande電源Vcc，和GND應(yīng)該分別接選項(xiàng)：A、+5V，0VB、+5V，-5VC、-15V，+15VD、0V，+5ＶE、+15V,0VF、0V，+15V正確答案:【+5V，0V】10、問題：關(guān)于CC4027說法正確的是選項(xiàng)：A、SD=0,RD=1時(shí)Q=0B、SD=1,RD=0時(shí)Q=1C、SD=0,RD=0時(shí)計(jì)數(shù)D、SD=1,RD=1計(jì)數(shù)E、SD=0,RD=1時(shí)Q=1F、SD=1,RD=0時(shí)Q=0正確答案:【SD=0,RD=1時(shí)Q=0#SD=1,RD=0時(shí)Q=1#SD=0,RD=0時(shí)計(jì)數(shù)】11、問題：使用CC4027實(shí)現(xiàn)模4可逆法器時(shí)，用示波器觀察信號的時(shí)候，觸發(fā)斜率設(shè)置說法正確的是選項(xiàng)：A、實(shí)現(xiàn)加法的時(shí)候設(shè)置為上升沿觸發(fā)B、實(shí)現(xiàn)減法的時(shí)候設(shè)置為下降沿觸發(fā)C、不需要設(shè)置，因?yàn)镃C4027是上升沿觸發(fā)D、實(shí)現(xiàn)加法的時(shí)候設(shè)置為下降沿觸發(fā)E、實(shí)現(xiàn)減法的時(shí)候設(shè)置為上升沿觸發(fā)F、只能設(shè)置為上升沿，因?yàn)镃C4027是上升沿觸發(fā)正確答案:【實(shí)現(xiàn)加法的時(shí)候設(shè)置為下降沿觸發(fā)#實(shí)現(xiàn)減法的時(shí)候設(shè)置為上升沿觸發(fā)】12、問題：關(guān)于74LS74觸發(fā)器說法正確的是選項(xiàng)：A、SD=0,RD=1時(shí)Q=1B、SD=1,RD=0時(shí)Q=0C、SD=1,RD=1,CP=0時(shí)Q不變D、SD=0,RD=0時(shí)Q=0E、SD=0,RD=1時(shí)Q=0F、SD=1,RD=0時(shí)Q=1正確答案:【SD=0,RD=1時(shí)Q=1#SD=1,RD=0時(shí)Q=0#SD=1,RD=1,CP=0時(shí)Q不變】13、問題：CC4011的中單個(gè)與非門多余入端的處理方法正確的是選項(xiàng)：A、接+5VB、與VDD連接在一起C、接地D、懸空E、與VSS連接在一起F、以上均不正確正確答案:【接+5V#與VDD連接在一起】14、問題：下圖的三個(gè)信號都是同源的，通過雙路示波器同時(shí)觀察CP和1Q，觸發(fā)源設(shè)置正確的是選項(xiàng)：A、將1Q接入的通道設(shè)置為觸發(fā)源B、設(shè)置為上升沿觸發(fā)C、將CP接入的通道設(shè)置為觸發(fā)源D、可以將任意通道設(shè)置為觸發(fā)源E、設(shè)置為下降沿觸發(fā)F、以上都不正確正確答案:【將1Q接入的通道設(shè)置為觸發(fā)源#設(shè)置為上升沿觸發(fā)】15、問題：用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測。具體做法如下,做法是正確的：選項(xiàng)：A、B、C、D、E、F、只要是兩兩相互比較就可以了正確答案:【#】16、問題：4LS10的中單個(gè)與非門多余入端的處理方法正確的是選項(xiàng)：A、接+5VB、與Vcc接在一起C、接地D、懸空E、與Vss連接在一起F、以上均不正確正確答案:【接+5V#與Vcc接在一起】利用MSI搭建復(fù)雜數(shù)字電路單元測驗(yàn)題1、問題：一個(gè)5位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)為00000，經(jīng)過201個(gè)輸入脈沖后，計(jì)數(shù)器的狀態(tài)為選項(xiàng)：A、01001B、00111C、00101D、01000E、10101F、10001正確答案:【01001】2、問題：74LS161構(gòu)成分頻電路如圖所示，分頻比為選項(xiàng)：A、1：63B、1:32C、1:56D、1:60正確答案:【1：63】3、問題：分析如圖所示的計(jì)數(shù)器電路，說明這是幾進(jìn)制的計(jì)數(shù)器選項(xiàng)：A、10B、5C、6D、8E、12F、16正確答案:【10】4、問題：圖示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為0和1時(shí)，電路分別為進(jìn)制計(jì)數(shù)器。選項(xiàng)：A、10、12B、9、11C、9、12D、10、11E、8、10F、8、12正確答案:【10、12】5、問題：已知電路的當(dāng)前狀態(tài)Q3Q2Q1Q0為“1100”，74LS191具有異步置數(shù)的邏輯功能，請問在時(shí)鐘作用下，電路的下一狀態(tài)（Q3Q2Q1Q0）為選項(xiàng)：A、“0000”B、“1100”C、“1011”D、“1101”E、“0001”F、“1000”正確答案:【“0000”】6、問題：同步可預(yù)置數(shù)的可加/減4位二進(jìn)制計(jì)數(shù)器74LS191芯片組成下圖所示電路。各電路的計(jì)數(shù)長度M為多少？選項(xiàng)：A、31B、30C、3D、13E、23F、33正確答案:【31】7、問題：計(jì)數(shù)器是數(shù)字電路中的基本邏輯部件，其功能是記錄脈沖的個(gè)數(shù)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】8、問題：n進(jìn)制計(jì)數(shù)器的每一種狀態(tài)都被編碼為對應(yīng)的n位二進(jìn)制整數(shù)選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】9、問題：計(jì)數(shù)器屬于組合邏輯電路選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】10、問題：同步時(shí)序邏輯電路中所有觸發(fā)器的時(shí)鐘端應(yīng)相連選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】利用FPGA設(shè)計(jì)實(shí)現(xiàn)小型數(shù)字系統(tǒng)單元測驗(yàn)1、問題：數(shù)字頻率計(jì)中的BCD計(jì)數(shù)器模塊的三個(gè)工作狀態(tài)：清零、計(jì)數(shù)、和鎖存狀態(tài)中的鎖存狀態(tài)主要起什么作用選項(xiàng)：A、保持計(jì)數(shù)器的計(jì)數(shù)輸出不變，以便顯示模塊載入顯示B、等待輸入待測信號穩(wěn)定之后，再進(jìn)行測量C、顯示模塊僅在此狀態(tài)下顯示頻率測量結(jié)果D、減少測量誤差E、提供顯示譯碼控制信號F、以便計(jì)數(shù)器數(shù)據(jù)的穩(wěn)定輸出正確答案:【保持計(jì)數(shù)器的計(jì)數(shù)輸出不變，以便顯示模塊載入顯示】2、問題：數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s,那么它能夠測量的最大頻率是多少選項(xiàng)：A、999.9KHzB、9999HzC、99.99KHzD、9999KHzE、99.99MHzF、999.9MHz正確答案:【999.9KHz】3、問題：在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間選項(xiàng)：A、864usB、24小時(shí)C、12小時(shí)D、1小時(shí)E、864msF、864s正確答案:【864us】4、問題：已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位選項(xiàng)：A、27B、10C、20D、25E、30F、15正確答案:【27】5、問題：數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請問示例實(shí)現(xiàn)中共分為幾層次選項(xiàng)：A、5B、1C、2D、3E、4F、6正確答案:【5】6、問題：數(shù)字頻率計(jì)設(shè)計(jì)示例中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)選項(xiàng)：A、3B、1C、2D、4E、5F、6正確答案:【3】7、問題：6位7段數(shù)碼管動(dòng)態(tài)顯示控制模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各個(gè)數(shù)碼管各自對應(yīng)的數(shù)字，數(shù)碼管位選信號的掃描時(shí)鐘頻率約為多少選項(xiàng)：A、1KHzB、1HzC、10HzD、100HzE、100KHzF、1MHz正確答案:【1KHz】8、問題：10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊選項(xiàng)：A、60秒計(jì)數(shù)器B、60分計(jì)數(shù)器C、24進(jìn)制計(jì)數(shù)器D、定時(shí)模塊E、校時(shí)、計(jì)時(shí)模塊F、顯示模塊正確答案:【60秒計(jì)數(shù)器#60分計(jì)數(shù)器#24進(jìn)制計(jì)數(shù)器#定時(shí)模塊#校時(shí)、計(jì)時(shí)模塊】9、問題：采用ChipScopeILAIP核觀測計(jì)時(shí)、校時(shí)模塊的分鐘計(jì)數(shù)規(guī)律，觸發(fā)時(shí)鐘信號選擇頻率為1Hz的秒信號，若需通過ChipScopeAnalyzer的窗口采集一次數(shù)據(jù)，完整地觀測到分鐘的計(jì)數(shù)規(guī)律，那么數(shù)據(jù)采集深度應(yīng)該選擇選項(xiàng)：A、4096B、8192C、64D、128E、1024F、2048正確答案:【4096#8192】10、問題：Verilog語言中子模塊引用時(shí)只能以實(shí)例的方式嵌套在其他模塊內(nèi)，嵌套的層次沒有限制選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】11、問題：Verilog語言引用的子模塊可以是一個(gè)設(shè)計(jì)好的Verilog模塊，也可以是別的HDL語言如VHDL語言設(shè)計(jì)的元件，還可以是IP核模塊選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【正確】12、問題：Verilog語言中對同一子模塊實(shí)例化時(shí)模塊端口可以既采用位置關(guān)聯(lián)，也采用名稱關(guān)聯(lián)兩種不同的方法混用選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】13、問題：為減小頻率計(jì)的測頻誤差，測頻計(jì)數(shù)時(shí)間越短越好選項(xiàng)：A、正確B、錯(cuò)誤正確答案:【錯(cuò)誤】電子線路設(shè)計(jì)、測試與實(shí)驗(yàn)（二）期末試卷1、問題：以下電路中常用于總線應(yīng)用的有選項(xiàng)：A、TSL門（三態(tài)門）B、OC門C、CMOS傳輸門D、CMOS與非門E、普通TTL與非門F、普通TTL或非門正確答案:【TSL門（三態(tài)門）】2、問題：下面幾種邏輯門中，可以用作雙向開關(guān)的是選項(xiàng)：A、CMOS傳輸門B、或非門C、與非門D、異或門E、TSL門（三態(tài)門）F、OC門正確答案:【CMOS傳輸門】3、問題：在下圖所示電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值為IOL（max）=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA，GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的反相器的個(gè)數(shù)為選項(xiàng)：A、20B、5C、7D、10E、12F、15正確答案:【20】4、問題：在下圖所示由74系列或非門組成的電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V?；蚍情T每個(gè)輸入端的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL（max）=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的或非門的個(gè)數(shù)為選項(xiàng)：A、5B、2C、3D、4E、6F、7正確答案:【5】5、問題：如下圖所示，G1,G2,G3是74LS系列的OC門，輸出管截止時(shí)的漏電流IOH=100μA，輸出低電平VOL≤0.4V允許的最大負(fù)載電流ILM=8mA，G4,G5,G6為74LS系列與非門，其輸入電流為IIL≤-0.4mA，IIH≤20μA。OC門的輸出高、低電平應(yīng)滿足VOH≥3.2V，VOL≤0.4V。計(jì)算電路中上拉電阻RL的阻值最小值、最大值分別為選項(xiàng)：A、0.68kΩ,5kΩB、0.5kΩ,5kΩC、1kΩ,5kΩD、0.5kΩ,6kΩE、0.68kΩ,6kΩF、1kΩ,6kΩ正確答案:【0.68kΩ,5kΩ】6、問題：74LS系列邏輯門電路的允許電源電壓范圍是選項(xiàng)：A、5V±0.25VB、3.3V±0.3VC、10V±1VD、12V±1.2VE、15V±1.5VF、30V±3V正確答案:【5V±0.25V】7、問題：4000系列CMOS器件的電源電壓范圍為選項(xiàng)：A、3V~18VB、3V±0.3VC、5V±0.25VD、3V~30VE、1V~10VF、3V~5V正確答案:【3V~18V】8、問題：某同學(xué)在或非電路實(shí)驗(yàn)中，按照下圖搭建電路，其中A，B，C為輸入端，F(xiàn)為輸出端。在實(shí)驗(yàn)過程中，F(xiàn)端輸出為邏輯低電平，請問輸入端A，B，C輸入電平可能為以下哪種情況？選項(xiàng)：A、低電平，低電平，高電平B、低電平，低電平，低電平C、高電平，高電平，高電平D、高電平，低電平，高電平E、低電平，高電平，高電平F、高電平，高電平，低電平正確答案:【低電平，低電平，高電平#低電平，低電平，低電平】9、問題：某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將D0與D1端分別外接至低電平與高電平，請你幫他預(yù)測一下，S0與S1端輸出電平分別為：選項(xiàng)：A、低電平，低電平B、低電平，高電平C、高電平，低電平D、高電平，高電平正確答案:【高電平，高電平】10、問題：某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為？選項(xiàng)：A、低電平，低電平B、低電平，高電平C、高電平，低電平D、高電平，高電平正確答案:【高電平，低電平】11、問題：TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？選項(xiàng)：A、A=0,B=1,C=1B、A=1,B=0,D=0C、A=0,B=1,D=1D、A=1,B=1,D=0正確答案:【A=1,B=0,D=0】12、問題：由與非門構(gòu)成的一表決電路如圖所示，其中A、B、C、D分別表示4個(gè)人，L=1表示決議通過，分析4個(gè)人中誰的權(quán)力最大選項(xiàng)：A、AB、BC、CD、DE、A、B、C、D4人權(quán)利一樣大F、A、B、C、D4人按少數(shù)服從多數(shù)原則決定，均數(shù)時(shí)隨機(jī)選擇正確答案:【C】13、問題：組合邏輯電路中的冒險(xiǎn)是由于以下哪種原因造成的？選項(xiàng)：A、電路中的時(shí)延B、電路未達(dá)到最簡C、電路有多個(gè)輸出D、邏輯門類型不同E、邏輯門壞了F、邏輯門電源接錯(cuò)了正確答案:【電路中的時(shí)延】14、問題：比較兩位二進(jìn)制數(shù)和，當(dāng)時(shí)輸出F=1，則F表達(dá)式是選項(xiàng)：A、B、C、D、E、F、正確答案:【】15、問題：一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的選項(xiàng)：A、20B、3C、4D、10E、15F、50正確答案:【20】16、問題：當(dāng)信號從視頻中的信號發(fā)生器的同步輸出口正常輸出，且設(shè)備上的TTL燈亮，則其波形峰峰值約為選項(xiàng)：A、5VB、15VC、10VD、3VE、1VF、10mV正確答案:【5V】17、問題：示波器操作時(shí)，應(yīng)適當(dāng)調(diào)整（）讓通道信號的波形顯示橫向擴(kuò)展或壓縮，保證屏幕上至少顯示兩個(gè)完整周期選項(xiàng)：A、水平時(shí)基B、水平位移C、垂直位移D、垂直檔位E、觸發(fā)電平F、觸發(fā)信源正確答案:【水平時(shí)基】18、問題：對于通常使用的普通無衰減探頭，示波器通道探頭比設(shè)置必須保證為選項(xiàng)：A、1XB、100XC、10XD、5XE、2XF、0X正確答案:【1X】19、問題：示波器穩(wěn)定實(shí)時(shí)顯示被測周期信號波形，基本前提是指定的（）信號與被測信號同源選項(xiàng)：A、觸發(fā)信源B、探頭校準(zhǔn)C、存儲波形D、判決電平E、噪聲F、脈沖正確答案:【觸發(fā)信源】20、問題：下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算選項(xiàng)：A、與非運(yùn)算B、與運(yùn)算C、非運(yùn)算D、或運(yùn)算E、加運(yùn)算F、模2運(yùn)算正確答案:【與非運(yùn)算】21、問題：下面哪種說法是正確的選項(xiàng)：A、在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少B、組合邏輯電路的設(shè)計(jì)不需要邏輯抽象C、在畫卡諾圖時(shí)，無關(guān)項(xiàng)只能當(dāng)“0”處理D、在電路設(shè)計(jì)中，采用與門比與非門更有優(yōu)勢E、在電路化簡時(shí)，只能使用卡諾圖法正確答案:【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】22、問題：下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算？選項(xiàng)：A、與非運(yùn)算B、與運(yùn)算C、非運(yùn)算D、或運(yùn)算E、加預(yù)算F、模2運(yùn)算正確答案:【與非運(yùn)算】23、問題：下面哪種說法是正確選項(xiàng)：A、在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少B、組合邏輯電路的設(shè)計(jì)不需要邏輯抽象C、在畫卡諾圖時(shí)，無關(guān)項(xiàng)只能當(dāng)“0”處理D、在電路設(shè)計(jì)中，采用與門比與非門更有優(yōu)勢E、在電路化簡時(shí)，只能使用卡諾圖法正確答案:【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】24、問題：講解中提到的VHDL和Verilog這兩中HDL語言先后與1987年和1995年成為（）標(biāo)準(zhǔn)選項(xiàng)：A、IEEEB、EIC、SCID、IEE、NIF、802.11正確答案:【IEEE】25、問題：verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是選項(xiàng)：A、module...endmoduleB、/*...*/C、{...}D、if...elseE、begin...endF、/.../正確答案:【module...endmodule】26、問題：verilog中經(jīng)常使用（）來表示一個(gè)常量，用以提高程序的可讀性，且經(jīng)常用于定義變量的寬度選項(xiàng)：A、parameterB、defineC、includeD、alwaysE、beginF、module正確答案:【parameter】27、問題：Verilog基本語法中通常表示不確定的邏輯狀態(tài)和高阻態(tài)的符號是選項(xiàng)：A、x和zB、z和xC、z和ZD、x和XE、x和yF、y和Y正確答案:【x和z】28、問題：verilogHDL中對于變量的定義一般有wire和reg兩種，在下列描述中若a為wire型，b為reg型，其余信號不確定，所有信號位寬都是一位的，下面的描述錯(cuò)誤的是選項(xiàng)：A、assignb=aB、assigna=bC、assigna=bcD、assigna=b^c^dE、b=aF、b=ac正確答案:【assignb=a】29、問題：對于通過verilogHDL描述電路時(shí)有時(shí)會(huì)使用到case語句，對于case語句，如果在其中一個(gè)分支下面需要描述的語句多于一條，正確的處理方式是選項(xiàng)：A、使用begin...end方式進(jìn)行區(qū)域限定操作B、使用小括號（）進(jìn)行區(qū)域限定操作C、使用中括號[]進(jìn)行區(qū)域限定操作D、可以不用理會(huì)，正常的描述E、使用大括號{}進(jìn)行區(qū)域限定操作F、使用符號對/**/進(jìn)行區(qū)域限定操作正確答案:【使用begin...end方式進(jìn)行區(qū)域限定操作】30、問題：在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assignout1=（selb）|（~sela），這條語句對應(yīng)的是課程講解中的選項(xiàng)：A、數(shù)據(jù)流描述方式B、行為描述方式C、過程描述方式D、結(jié)構(gòu)描述方式E、層級描述方式F、尋跡描述方式正確答案:【數(shù)據(jù)流描述方式】31、問題：非阻塞賦值使用符號（）來表示選項(xiàng)：A、=B、-C、=F、=正確答案:【=】32、問題：有如下一個(gè)描述電路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果這個(gè)時(shí)候發(fā)生變化a=1，請推算變化穩(wěn)定后的tmp和tmp2，y的值是選項(xiàng)：A、1,0,1B、0,0,0C、1,0,0D、1,1,0E、1,1,1F、0,1,0正確答案:【1,0,1】33、問題：現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a,b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義:output[3:0]result;//4位輸出結(jié)果outputcarry;//進(jìn)位輸出input[3:0]r1,r2;//兩個(gè)4位加數(shù)inputci;//來自低位的進(jìn)位信號wire[3:0]r1,r2,result;//線型類型定義wireci,carry,c1,c2,c3;//線型類型定義和中間變量下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是選項(xiàng)：A、addbitU0(ci,r1[0],r2[0],cl,result[0])B、addbit(r1,r2,ci,result,c1)C、addbit(r1[0],r2[0],ci,result[0],c1)D、addbitU0(ci,r1[0],r2[0],result[0],c1)E、addbitU0(r1[0],r2[0],ci,result[0],cl)F、addbit,U0(r1[0],r2[0],cl,result[0],ci)正確答案:【addbitU0(ci,r1[0],r2[0],cl,result[0])】34、問題：已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位選項(xiàng)：A、27B、10C、20D、25E、30F、15正確答案:【27】35、問題：數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請問示例實(shí)現(xiàn)中共分為幾層次選項(xiàng)：A、5B、1C、2D、3E、4F、6正確答案:【5】36、問題：數(shù)字頻率計(jì)設(shè)計(jì)示例中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)選項(xiàng)：A、3B、1C、2D、4E、5F、6正確答案:【3】37、問題：6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動(dòng)態(tài)掃描時(shí)鐘信號頻率約為多少選項(xiàng)：A、1kHzB、1HzC、10HzD、100HzE、100kHzF、1MHz正確答案:【1kHz】38、問題：已知某verilog仿真測試文件時(shí)鐘信號描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且該verilog文件頂部有如下代碼：`timescale1us/1ns，則模擬仿真時(shí)鐘周期是選項(xiàng)：A、10usB、10nsC、10psD、1nsE、1psF、1us正確答案:【10us】39、問題：一個(gè)5位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)為00000，經(jīng)過201個(gè)輸入脈沖后，計(jì)數(shù)器的狀態(tài)為選項(xiàng)：A、01001B、00111C、00101D、01000E、10101F、10001正確答案:【01001】40、問題：分析如圖所示的計(jì)數(shù)器電路，說明這是幾進(jìn)制的計(jì)數(shù)器選項(xiàng)：A、10B、5C、6D、8E、12F、16正確答案:【10】41、問題：圖示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為0和1時(shí)，電路分別為進(jìn)制計(jì)數(shù)器選項(xiàng)：A、10、12B、9、11C、9、12D、10、11E、8、10F、8、12正確答案:【10、12】42、問題：已知電路的當(dāng)前狀態(tài)Q3Q2Q1Q0為“1100”，74LS191具有異步置數(shù)的邏輯功能，請問在時(shí)鐘作用下，電路的下一狀態(tài)（Q3Q2Q1Q0）為選項(xiàng)：A、“0000”B、“1100”C、“1011”D、“1101”E、“0001”F、“1000”正確答案:【“0000”】43、問題：請使用CC40161及其它必要的邏輯門電路，設(shè)計(jì)并實(shí)現(xiàn)一個(gè)占空比為50%的10分頻電路，請問以下哪個(gè)電路能夠完成設(shè)計(jì)要求？選項(xiàng)：A、B、C、D、E、F、正確答案:【】44、問題：采用如下圖所示電路開展實(shí)驗(yàn)時(shí)，為了觀測分頻電路輸出端Q0~Q4端電路波形，由于示波器同時(shí)只能觀測兩個(gè)輸入端波形，為能夠正確觀測并繪制計(jì)數(shù)器輸出波形，示波器應(yīng)設(shè)置為何種耦合方式，以及以哪一端信號作為對比波形？選項(xiàng)：A、交流耦合，Q0B、交流耦合，Q1C、交流耦合，Q3D、直流耦合，Q0E、直流耦合，Q1F、直流耦合，Q3正確答案:【直流耦合，Q3】45、問題：采用如下電路開展實(shí)驗(yàn)時(shí)，輸出端按照Q3,Q2,Q1,Q0輸出順序，在狀態(tài)為邏輯電平1100時(shí)，下一個(gè)出現(xiàn)的邏輯電平狀態(tài)為？選項(xiàng)：A、0000B、0001C、0011D、1100E、1101F、1111正確答案:【0011】46、問題：采用如下電路開展實(shí)驗(yàn)時(shí)，輸出端按照Q3,Q2,Q1,Q0輸出順序，在狀態(tài)為邏輯電平1100時(shí)，下一個(gè)出現(xiàn)的邏輯電平狀態(tài)為選項(xiàng)：A、0011B、0000C、0001D、1100E、1101F、1111正確答案:【0011】47、問題：示波器的自校準(zhǔn)信號為。選項(xiàng)：A、正方波B、正弦波C、三角波D、正負(fù)方波正確答案:【正方波】48、問題：在數(shù)字電路實(shí)驗(yàn)中，通常信號發(fā)生器輸出采用。選項(xiàng)：A、同步輸出B、外部輸入C、單次脈沖D、函數(shù)輸出正確答案:【同步輸出】49、問題：電路如圖所示。輸入D3D2D1D0依次為，則電路構(gòu)成模9計(jì)數(shù)器。選項(xiàng)：A、0111B、0101C、1001D、1010E、0000F、1111正確答案:【0111】50、問題：分析下圖所示電路，判斷啟動(dòng)信號過后，電路輸出Q3Q2Q1Q0的有效循環(huán)狀態(tài)數(shù)為。選項(xiàng)：A、4B、2C、3D、5正確答案:【4】51、問題：下列各種門電路中哪些不可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）選項(xiàng)：A、具有推拉式輸出級的TTL電路B、普通的CMOS門C、TTL電路的OC門D、TTL電路的三態(tài)輸出門E、漏極開路輸出的CMOS門F、CMOS電路的三態(tài)輸出門正確答案:【具有推拉式輸出級的TTL電路#普通的CMOS門】52、問題：三態(tài)門輸出高阻狀態(tài)時(shí)，下列說法正確的是選項(xiàng)：A、相當(dāng)于懸空B、對下級電路無任何影響C、用電壓表測量指針不動(dòng)D、電壓不高不低E、測量電阻指針不動(dòng)正確答案:【相當(dāng)于懸空#對下級電路無任何影響】53、問題：CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比的優(yōu)點(diǎn)是選項(xiàng)：A、低靜態(tài)功耗B、高抗干擾能力C、電源電壓范圍寬D、扇出能力強(qiáng)E、高速度F、功耗與工作頻率無關(guān)正確答案:【低靜態(tài)功耗#高抗干擾能力#電源電壓范圍寬#扇出能力強(qiáng)】54、問題：在某次電路試驗(yàn)中，一同學(xué)按照如下電路圖搭建電路完成實(shí)驗(yàn)，其中A，B，C為輸入端，F(xiàn)為輸出端，各門電路引腳如圖所示。實(shí)驗(yàn)過程中，他將B輸入端外接到地，A，C輸入未知，請你幫他判斷一下，以下A、C、F端輸入輸出電平組合合理的是？選項(xiàng)：A、高電平，高電平，高電平B、高電平，低電平，低電平C、低電平，低電平，高電平D、高電平，高電平，低電平E、低電平，高電平，高電平F、高電平，低電平，高電平正確答案:【高電平，高電平，高電平#高電平，低電平，低電平】55、問題：在全加器實(shí)驗(yàn)中，某同學(xué)按照如下電路圖搭建電路，完成實(shí)驗(yàn)。其中A，B，C為輸入端，Sum以及Co為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將C輸入端外接至正電源，請你幫他判斷一下，以下關(guān)于A、B、Sum以及Co端輸入輸出電壓情況的描述合理的有哪些？選項(xiàng)：A、低電平，高電平，低電平，高電平B、高電平，高電平，高電平，高電平C、高電平，低電平，低電平，高電平D、低電平，低電平，高電平，高電平E、高電平，低電平，高電平，低電平F、低電平，低電平，低電平，低電平正確答案:【低電平，高電平，低電平，高電平#高電平，高電平，高電平，高電平#高電平，低電平，低電平，高電平】56、問題：某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將D0與D1端均外接至正電源，在輸出端觀測到S0與S1的輸出電平均為邏輯高電平。請問輸出結(jié)果是否正確，若不正確，可能的故障原因是？選項(xiàng)：A、輸出正確B、輸出錯(cuò)誤，Wire1斷路C、輸出錯(cuò)誤，Wire2斷路D、輸出錯(cuò)誤，Wire3斷路E、輸出錯(cuò)誤，Wire4斷路F、輸出錯(cuò)誤，Wire5斷路G、輸出錯(cuò)誤，Wire6斷路正確答案:【輸出錯(cuò)誤，Wire1斷路#輸出錯(cuò)誤，Wire4斷路】57、問題：在實(shí)驗(yàn)過程中，一同學(xué)按照如下電路圖搭建電路完成實(shí)驗(yàn)。其中A，B端為輸入端，L1、L2以及L3為輸出端。若該同學(xué)在L3端測得輸出電平為邏輯高電平。請你幫他判斷一下，此時(shí)A，B端的輸入電平可能分別為什么？選項(xiàng)：A、低電平，低電平B、低電平，高電平C、高電平，低電平D、高電平，高電平正確答案:【低電平，低電平#高電平，高電平】58、問題：屬于示波器邊沿觸發(fā)設(shè)定項(xiàng)目的是選項(xiàng)：A、觸發(fā)信源B、觸發(fā)電平C、觸發(fā)邊沿D、通道耦合E、探頭比F、水平時(shí)基正確答案:【觸發(fā)信源#觸發(fā)電平#觸發(fā)邊沿】59、問題：下面說法正確的是選項(xiàng)：A、本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面B、面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件C、實(shí)驗(yàn)室用穩(wěn)壓電源主路狀態(tài)指示燈變紅色說明當(dāng)前處于正常穩(wěn)壓輸出狀態(tài)D、改變穩(wěn)壓電源工作模式之前，應(yīng)將實(shí)驗(yàn)電路和穩(wěn)壓電源輸出端對應(yīng)連線接好E、將信號發(fā)生器的輸出線夾到面包板上電路時(shí)，應(yīng)直接夾到對應(yīng)元器件引腳上F、示波器屏幕顯示一般是用YT模式坐標(biāo)系，而切換成XY模式后，橫軸坐標(biāo)是時(shí)間正確答案:【本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面#面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件】60、問題：下面哪些邏輯關(guān)系運(yùn)算是最基本的邏輯運(yùn)算選項(xiàng)：A、與運(yùn)算B、或運(yùn)算C、非運(yùn)算D、與非運(yùn)算E、或非運(yùn)算F、異或運(yùn)算G、同或運(yùn)算正確答案:【與運(yùn)算#或運(yùn)算#非運(yùn)算】61、問題：下面哪些工具可以用于描述組合邏輯電路的邏輯功能選項(xiàng)：A、真值表B、邏輯函數(shù)表達(dá)式C、邏輯電路圖D、波形圖E、卡諾圖F、HDL正確答案:【真值表#邏輯函數(shù)表達(dá)式#邏輯電路圖#波形圖#卡諾圖#HDL】62、問題：下面哪種說法是正確的選項(xiàng)：A、組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入B、組合邏輯電路不能使用記憶電路器件C、組合邏輯電路的輸出不僅取決于當(dāng)前時(shí)刻的輸入，而且與之前時(shí)刻的輸入也有關(guān)D、組合邏輯電路一定比時(shí)序邏輯電路簡單正確答案:【組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入#組合邏輯電路不能使用記憶電路器件】63、問題：在組合邏輯電路的設(shè)計(jì)中，下面哪些verilogHDL語句形式是可行的選項(xiàng)：A、條件語句：if…；else…；B、條件語句：if…；elseif…；elseif…；else…；C、多路分支語句：case（…）…；…；…；default：…;endcaseD、循環(huán)語句結(jié)構(gòu):for(…;…;…)statement;E、條件語句：if…；正確答案:【條件語句：if…；else…；#條件語句：if…；elseif…；elseif…；else…；#多路分支語句：case（…）…；…；…；default：…;endcase#循環(huán)語句結(jié)構(gòu):for(…;…;…)statement;】64、問題：verilog語法中，間隔符號主要包括選項(xiàng)：A、空格符B、TAB鍵C、換行符D、換頁符E、注釋符F、下劃線正確答案:【空格符#TAB鍵#換行符#換頁符】65、問題：在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有選項(xiàng)：A、8'd127B、8'b1111111C、8'h7fD、8'b11_11_11_11E、8'd1111111F、8'h1111111正確答案:【8'd127#8'b1111111#8'h7f】66、問題：通過verilogHDL描述電路的方式有選項(xiàng)：A、行為描述方式B、數(shù)據(jù)流描述方式C、結(jié)構(gòu)描述方式D、自上而下描述方式E、分步描述方式F、嵌套描述方式正確答案:【行為描述方式#數(shù)據(jù)流描述方式#結(jié)構(gòu)描述方式】67、問題：verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有選項(xiàng)：A、nandB、notC、norD、xorE、orF、nxor正確答案:【nand#not#nor#xor#or】68、問題：在課程內(nèi)容中，講解過的正確的層次調(diào)用方法有選項(xiàng)：A、位置對應(yīng)調(diào)用方式B、端口名對應(yīng)調(diào)用方式C、輸入輸出方向?qū)?yīng)調(diào)用方式D、位寬對應(yīng)調(diào)用方式E、字符名對應(yīng)調(diào)用方式F、變量名對應(yīng)調(diào)用方式正確答案:【位置對應(yīng)調(diào)用方式#端口名對應(yīng)調(diào)用方式】69、問題：在ISEFPGA開發(fā)流程中進(jìn)行實(shí)現(xiàn)（Implement）之前應(yīng)該完成以下哪些步驟選項(xiàng)：A、設(shè)計(jì)輸入B、功能仿真C、添加約束D、邏輯綜合E、生成可編輯文件F、下載編程正確答案:【設(shè)計(jì)輸入#功能仿真#添加約束#邏輯綜合】70、問題：可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核選項(xiàng)：A、IPB、ChipScopeDefintionandConnectionFilesC、VerilogModuleD、VerilogTestFixtureE、VHDLPackageF、VHDLLibrary正確答案:【IP#ChipScopeDefintionandConnectionFiles】71、問題：對于TTL與非門閑置輸入端的處理，可以選項(xiàng)：A、接電源B、通過電阻3kΩ接電源C、與有用輸入端并聯(lián)D、接地