he第章微型計算機基礎(chǔ)

1.4微處理器

概述

1.4.18086/8088微處理器

1.4.280286微處理器

1.4.380386微處理器

L4.4~10Pentium微處理器等高性能

微處理器

（概述）

微處理器，由一片或幾片大規(guī)模集成電路組成，是微型

計算機的運算及控制中心，即微型計算機的中央處理單

元CPU。

一、微處理器的發(fā)展概況

口第一代1971年推出

/PMOS工藝制作，串行10進制計算，集成度2000個晶體管/片

/典型產(chǎn)品Intel4040（4位），Intel8008（8位）

□第二代1973年以后

/采用NMOS工藝制作，集成度為9000個晶體管/片，字長為8位

/典型產(chǎn)品Intel8080,M6800,Z-80

□第三代，20世紀(jì)80年代推出

/采用高密度HMOS工藝，集成度為29000個晶體管/

片，字長為16位，運算速度提高2?5倍，

/典型產(chǎn)品Intel8086/8088>Z8000和MC68000

Intel80186,80286。屬高性能的16位微處理器，

其中80286為滿足多用戶和多任務(wù)系統(tǒng)而設(shè)計，可有

效地運行實時多任務(wù)操作系統(tǒng)

□第四代1985年

,采用CHMOS工藝，集成度達18萬個晶體管/片，字長

為32位

/典型產(chǎn)品Intel80386/486,Motorola的M68020

‘口第五代1993年推出

/Pentium微處理器，即80586,64根數(shù)據(jù)線，36根地

址線，主頻有60MHZ、66MHz兩種

,運算速度為112MlpS、集成度為310萬個晶體管/片

□第六代1995年推出

，PentiumPro微處理器，即P6,64根數(shù)據(jù)線，36根地

址線，主頻達到200MHz

/集成度為550萬個晶體管/片

新一代更高性能的PentiumII、田、4微處理器，最新的

Core和Cure2微處理器，使微處理器的性能達到極高的水

80x86微處理器概況

型號生產(chǎn)年份字長晶體管數(shù)主頻數(shù)據(jù)外部地址尋址高速緩存

（位）（萬個）(MHz)總線總線總線空間

（位）（位）（位）（B）

80861978162.94.771616161M無

80881979162.94.771616161M無

8028619821613.46-2016162416M無

8038619863227.512.5-333232324G有

80486198932120-16025-1003232324G8KB

Pentium199332310-33060-1666464324G8KB數(shù)據(jù)

5868KB指令

Pentium199532550150-20064643664G8KB數(shù)據(jù)

Pro(P6)+15008KB指令

256KB二級

高速緩存

Pentium199732750233-33364643664G32KBZ512KE

II二級高速緩存

獨立封裝

獨立總線

地址總線

微處理

數(shù)據(jù)總線

控制總線

存儲器存儲器I/O接口

ROMRAM硬盤

外部設(shè)備

二、微處理器的主要功能：指令執(zhí)行一計算

1、指令控制：按順序取指令

2、操作控制：進行指令譯碼并產(chǎn)生相應(yīng)的操作信號

3、時間控制：控制操作信號的時間順序

4、數(shù)據(jù)處理、運算、傳送等

\________________________________________________

三、微處理器的基本結(jié)構(gòu)

「微處理器由控制器、運算器、寄存器組及片內(nèi)總線等部分、

組成。

高性能微處理器（Pentium以上）除以上組成部分外，一

般還在內(nèi)部集成了高速緩沖存儲器（LICache）以及浮點

處理器（又稱浮點運算器或協(xié)處理器）等部件。

控制器：又稱指令控制部件

功能：提取指令、識別翻譯指令代碼，安排操作次序，

向計算機各部件發(fā)出適當(dāng)?shù)牟僮餍盘?，指揮計算機有條

不紊地工作。

組成：由指令寄存器、指令譯碼器、程序計數(shù)器(或指

'令指針)及相應(yīng)的控制電路組成。

運算器

功能：根據(jù)指令完成指定的算術(shù)或邏輯運算，以及移位

循環(huán)等操作。

組成：由算術(shù)邏輯部件ALU(ArithmeticLogicUnit)、

累加器及標(biāo)志寄存器組成

寄存器組

包括若干不同功能的寄存器，協(xié)助算術(shù)邏輯單元ALU及

控制器工作。

各種處理器的寄存器組不盡相同，但至少有以下六類寄

存器：指令寄存器IR,程序計數(shù)器PC,地址寄存器AR,

緩沖寄存器DR,累加寄存器AC,狀態(tài)標(biāo)志寄存器PSW

浮點處理器或稱浮點協(xié)處理器

功能：主要負(fù)責(zé)數(shù)值計算，特別是浮點運算，以輔助整

數(shù)處理器（即CPU的主處理器）的工作。

當(dāng)CPU執(zhí)行到有關(guān)函數(shù)或小數(shù)的運算時，會交給協(xié)處理

器處理，待運算完畢，協(xié)處理器再將結(jié)果送回主處理器。

\_

內(nèi)部Cache單元

高性能CPU內(nèi)部集成了一定容量的高速緩沖存儲器，又

稱為一級高速緩存或內(nèi)部高速緩存（LICache）

其速度等于CPU內(nèi)核速度，可以顯著提高CPU的運行效

率和速度

<_________________________________________

存儲器

稱為主存或內(nèi)存。是計算機的存儲和記憶裝置，存放數(shù)據(jù)和程序。

內(nèi)存單元的地址和內(nèi)容：內(nèi)存中的數(shù)據(jù)和程序以二進制形式存放。

以8位二進制數(shù)作為一個字節(jié)（Byte）。每一個內(nèi)存單元存放一個

字節(jié)。

計算機通過給每個內(nèi)存單元規(guī)定不同的地址管理內(nèi)存。

指針的概念

書柜一有很多抽屜（每個抽屜上有一個編號）一每個抽屜里有一

本書

指針的基本概念:

所有的數(shù)能輸是存放在存儲器中的。一般把

存儲器中的一個字節(jié)稱為一個內(nèi)存單元，不同的

數(shù)據(jù)類型所占用的內(nèi)存單元數(shù)不等，如整型量占2

個單元，字符量占1個單元等.

為了正確地訪問這些內(nèi)存單元，必須為每個

內(nèi)存單元編上號。根據(jù)一個內(nèi)存單元的編號即可

準(zhǔn)確地找到該內(nèi)存單元。

內(nèi)存單元的編號也叫做地址■一指針

內(nèi)存單元的地址和內(nèi)存單元的內(nèi)容是兩個不同的概念

內(nèi)存單元的地址和內(nèi)容

內(nèi)存按單元組織

每單元都對應(yīng)一個地址，以方便對單元

的尋址

單元內(nèi)容「一,

38F04H10110110

內(nèi)存地址

14

四、微處理器的主要性能指標(biāo)

主要性能指標(biāo)有：字長、尋址范圍、主頻（或工作頻率）等

'1、字長

CPU一次所能處理的二進制數(shù)的位數(shù)，一般等于CPU數(shù)

據(jù)總線的寬度；

字長越長，運算精度越高；速度越快；性能越高；

CPU的字長有8位、16位、32位和64位

586以上CPU的外部字長均為64位，但其內(nèi)部字長則主要

為32位，所以稱之為準(zhǔn)64位微處理器

\_________________________________________________________________________________________________/

2、尋址范圍

CPU能夠直接存取數(shù)據(jù)的內(nèi)存地址范圍，由CPU地址總

線的寬度決定。n為地址總線根數(shù)—尋址范圍0?2n.i

16根：216=64K；20根：22O=1O24K=1M；

24根：224=16M；32根：232=4096M=4G

\___________________________________________________________________

—00000H

—

—

—

A0002H

—

FFFFFH

22O=1O24K=1M

3、主頻

CPU的主時鐘頻率（簡稱主頻）是CPU的內(nèi)部工作頻率,

是用來表示CPU工作速度的重要指標(biāo)，也是影響其運算

速度的一個重要因素。主頻越高，速度越快。

外頻是CPU的外部基準(zhǔn)頻率，也叫前端總線頻率或系

統(tǒng)總線時鐘頻率，是微機系統(tǒng)的基本時鐘

CPU的外頻越高，證明CPU與二級緩存和系統(tǒng)內(nèi)存交換

速度越快，對提高電腦系統(tǒng)的整體速度很有利

早期CPU產(chǎn)品的主頻和外頻是相同的，從80486DX2開始，CPU的主

頻可以幾倍于它的外頻

(L4.l8086/8088微處理10

主要特點：8086是16位微處理器，采用高速運算功能的

HMOS工藝制造，集成度達2.9萬個晶體管/片，采用單一

+5V電源，時鐘頻率為5~10MHZ,最快的指令執(zhí)行時間為

0.4piSo

8086外部采用40條引腳的雙列直插封裝，有16條數(shù)據(jù)線和20

條地址線，可處理8位或16位數(shù)據(jù)，可尋址的內(nèi)存地址空間

為1M字節(jié)，I/O端口地址空間為64K字節(jié)。

\J

準(zhǔn)16位微處理器8088,其內(nèi)部結(jié)構(gòu)與8086基本相同，但外

部數(shù)據(jù)總線只有8位

1.8086/8088CPU的功能結(jié)構(gòu)

A?BUS（20位）

數(shù)

f(A)累加器

據(jù)

寄(HL)基數(shù)

存(BC)計數(shù)

器

、(DE)數(shù)據(jù)附加段

段

堆棧指針寄

指針寄存器｛代碼段

存

基址指針堆?？?/p>

器

.源變址數(shù)據(jù)區(qū)

變址寄存器-

目的變址指令藉針

ALU總線

16位

暫存寄存器

指令流隊列緩沖器

總線控制

\\.7/EU

123456電路

\ALU/控制電路

-V-------）外部總線

8088

^086

標(biāo)志寄存器

BIU

EU執(zhí)行單元總線接口單元

8088/8086CPU的特點

采用并行流水線工作方式,CPU

?(內(nèi)部

——通過設(shè)置指令預(yù)取隊列實現(xiàn)??結(jié)箱

?對內(nèi)存空間實行分段管理

——》為4個段并設(shè)置地址段寄存器，以實

洞的尋址.?，存儲器I

支持多處理器系等尋變部

［工作模；

20

1.8086/8088CPU的功能結(jié)構(gòu)

8086可分為兩部分：

?:?執(zhí)行單元EU(ExecutionUnit)

?:?總線接口單元BIU(BusInterfaceUnit)

兩個部分并行工作，同時相互協(xié)調(diào)工作。

1)執(zhí)行單元EU(ExecutionUnit)

功能：負(fù)責(zé)指令的執(zhí)行，從BIU的指令流隊列中取指令,

分析指令和執(zhí)行指令

?

-指令譯碼

-指令執(zhí)行一?在ALU中完成

-暫存中間運算結(jié)果一?在通用寄存器中

-保存運算結(jié)果特征一?在標(biāo)志寄存器FLAGS中

22

算術(shù)邏輯單元（ALU）

用于算術(shù)、邏輯運算，并且按指令的尋址方式，計算出尋址單

元地址的16位偏移量

標(biāo)志寄存器FLAGS

執(zhí)

用于反映CPU運算的狀態(tài)特征以及存放控制標(biāo)志

行

寄存器陣列單

包括4個16位通用寄存器AX、BX、CX、DX；4個專用寄存器,元

指針寄存器SP、BP和變址寄存器SI、DI組

成

數(shù)據(jù)暫存器部

協(xié)助ALU完成運算，暫存參加運算的數(shù)據(jù)分

EU控制電路

包括控制、定時與狀態(tài)邏輯電路，根據(jù)指令譯碼形成各種定時控

制信號，對EU的各個部件實現(xiàn)的定時操作

2）總線接口單元BIU

功能：負(fù)責(zé)CPU與存儲器或CPU與I/O設(shè)備

之間傳送數(shù)據(jù)和指令

-從內(nèi)存中取指令到指令預(yù)取隊列

?指令預(yù)取隊列是并行流水線工作的基礎(chǔ)

-負(fù)責(zé)與內(nèi)存或輸入/輸出接口之間的數(shù)據(jù)傳送

-在執(zhí)行轉(zhuǎn)移程序時，BIU使指令預(yù)取隊列復(fù)位,

從指定的新地址取指令，并立即傳給執(zhí)行單元

執(zhí)行。

24

BIU組成：

?4個16位段寄存器,CS,DS,SS,ES

?1個16位指令指針I(yè)P,

?1個指令流隊列，

?20位地址加法器

1?總線控制電路

特點：

1)指令流隊列長度為6個字節(jié)(8086),類似先進先出的

棧，可實現(xiàn)取指令和執(zhí)行指令的并行操作；

2)地址加法器用來產(chǎn)生20位地址；根據(jù)兩個16位寄存器

提供的信息計算出20位的物理地址

「色流水線”方式

Z1）自動取指令：每當(dāng)8086的指令隊列中有2個空字節(jié)，同時:

EU也未要求BIU進入存取操作數(shù)的總線周期，BIU就會自動從內(nèi)

存單元中順序取出指令字節(jié)，并填滿指令隊列。

（2）并行執(zhí)行：同時，EU從指令隊列取出一條指令，并用幾個

時鐘周期去分析、執(zhí)行指令。當(dāng)指令隊列已滿，而且EU對BIU

又無總線訪問請求時，BIU便進入空閑狀態(tài)。

（3）執(zhí)行轉(zhuǎn)移、調(diào)用和返回指令時，下面執(zhí)行的指令不是內(nèi)存

中緊接的指令，順序裝入指令隊列中的前4個字節(jié)失去作用。這

時，CPU自動清除指令隊列中原有內(nèi)容，并從新的地址單元取

出指令，立即送EU執(zhí)行；然后，自動取出后續(xù)指令填滿指令隊

列。

指令流隊列—取指令、分析和執(zhí)行指令并行工作，減少CPU

為取指令等待的時間，提高CPU的效率的速度。

指令執(zhí)行的一般過程

取指A指令譯碼＞讀取操作數(shù)一》

令

執(zhí)行指令——A存放結(jié)果

取指部件，分析部件，執(zhí)行部件

順序執(zhí)行和并行流水線

?順序執(zhí)行方式：I

-各功能部件交替工作，按順序完成指令的

執(zhí)行過程。

?并行流水線方式：

-各功能部件并行工作。

順序工作方式

分析執(zhí)行分析執(zhí)行

CPU取指令1取指令2

指令1指令1指令2指令2

BUS忙碌忙碌

并行流水線工作方式

分析執(zhí)行

CPU取指令1

指令1指令1

分析執(zhí)行

EU取指令2

指令2指令2

分析執(zhí)行

取指令3

指令3指令3

BIU忙碌忙碌忙碌忙碌忙碌

高地址

16921H數(shù)據(jù)段

16920H

DS

總線

總

控制

線

邏輯

指令3|

代碼段

10104H

邦令

10103HT2|

10102HCS

10101H

101OOH指令11

標(biāo)志寄存器

低地址

O

8088的指令執(zhí)行過程——指令流水線方式

程序指令用二進制編碼存入內(nèi)存

MOVAX,100B86400

ADDAX,256050001

MOV[2000H],AXA30020

2.8086/8088CPU的內(nèi)部寄存器

,(1)通用寄存器AX、BX、CX、DX、

可以作為16位寄存器使用，也可以作為8位寄存器使用

當(dāng)作為8位寄存器使用時，任一個16位寄存器都可以分

為高低字節(jié)，分別命名為AH、AL,BH、BL,CH、

CL,DH、DLo其中XH表示對應(yīng)16位寄存器高8位，

XL表示低8位

\J

隱含的特定用途：AX作為累加器，BX作為基址寄存器,

CX作為計數(shù)寄存器，DX作為數(shù)據(jù)寄存器

AX：累加器，BX：基址寄存器

CX：計數(shù)寄存器，DX：數(shù)據(jù)寄存器

AX?AH,AL

BX------BH,BL

CX-----?CH,CL

DX-----?DH,DL

(2)指針寄存器和變址寄存器

16位指針寄存器SP和BP一存放段內(nèi)偏移地址|

堆棧指針SP：存放當(dāng)前堆棧棧頂?shù)钠频刂?/p>

基址指針BP：存放堆棧段中一個數(shù)據(jù)區(qū)的基地址偏移量

16位變址寄存器SI和DI

用于字符串操作中，分別用來存放源操作數(shù)的段內(nèi)偏移

地址和目的操作數(shù)的段內(nèi)偏移地址，故SI和DI分別被稱

、為源變址寄存器和目標(biāo)變址寄存器

(3)狀態(tài)標(biāo)志寄存器FLAGS

OFDFIFTFSFZFAFPFCF

1514131211109876543210

6個狀態(tài)標(biāo)志位——反映算術(shù)或邏輯運算后結(jié)果的狀態(tài)

CF：進位標(biāo)志(carry)

當(dāng)執(zhí)行加法或減法運算時，最高位(字節(jié)運算時的D7位

或字運算時的D15位)產(chǎn)生進位或借位時，則CF=1；否則

，CF=Oo此外，移位和循環(huán)指令的執(zhí)行也會對CF產(chǎn)生影

狀

響

態(tài)

PF：奇偶標(biāo)志(parity)標(biāo)

當(dāng)操作結(jié)果中“1”的個數(shù)為偶數(shù)時，PF=1；否則，PF=O志

AF：輔助進位標(biāo)志(assistant)位

當(dāng)執(zhí)行加法或減法運算后，如果結(jié)果低位字節(jié)的低4位向

高4位有進位或借位，貝！JAF置1；否則AF清0。

此標(biāo)志一然用于BCD碼運算，作為二.十進制調(diào)整的依據(jù)

ZF：零標(biāo)志(zero)

若當(dāng)前運算結(jié)果為0,貝?。軿F=1；否則，ZF=0

SF：符號標(biāo)志(sign)

SF值與運算結(jié)果最高位相同

若最高位為1,貝!JSF=1；否則，SF=O狀

態(tài)

OF：溢出標(biāo)志(overflow)

標(biāo)

當(dāng)運算中結(jié)果的最高位與次高位向上一位進位的狀態(tài)不志

同時,OF=1；否則，OF=Oo位

此標(biāo)志用于判斷帶符號數(shù)算術(shù)運算的結(jié)果是否超出范圍,

如OF=L則超出范圍，運算結(jié)果產(chǎn)生錯誤

OF=CS?CP

3個控制標(biāo)志位

可由程序設(shè)置或清除，對CPU的操作起控制作用

DF：方向標(biāo)志(direction)

用于控制字符串指令的步進方向

當(dāng)DF=1時，字符串處理指令中地址會自動遞減，由高地

址向低地址方向進行。控

當(dāng)DF=0時，則為地址遞增方式，字符串處理由低地址向制

高地址方向進行標(biāo)

志

IF：中斷允許標(biāo)志(interrupt)

位

用于控制可屏蔽的硬件中斷

IF=L可以接受中斷請求；IF=0,中斷被屏蔽，不能接

受中斷請求。

IF的狀態(tài)不影響非屏蔽中斷請求(NMD,也不影響

{CPU響應(yīng)內(nèi)部中斷請求。

TF：單步操作標(biāo)志(trap)

又稱陷阱標(biāo)志?？?/p>

制

為程序調(diào)試的方便而設(shè)置，用于控制程序單步執(zhí)行標(biāo)

當(dāng)TF=1時，8086CPU處于單步工作方式，每執(zhí)行完一條志

指令產(chǎn)生中斷，以便用戶檢查指令的執(zhí)行結(jié)果。TF=O,位

則正常執(zhí)行程序

(4)指令指針寄存器IP

BIU單元中16位指令指針寄存器IP,用于存放下一條將要

取出的指令在當(dāng)前代碼段內(nèi)的偏移地址。IP寄存器不能

由程序員直接訪問。

(5)段寄存器

存放16位段基址

8086CPU的BIU單元中共有4個段寄存器CS、DS、SS和

ES,可同時存放4個邏輯段的基地址。它們規(guī)定了4個邏

輯段，這4個邏輯段也稱為當(dāng)前段。

存放當(dāng)前段的段基址或段首地址）

7弋碼段寄存器CS：用于存放當(dāng)前代碼段的段基址，要執(zhí)行的

指令代碼均存放在當(dāng)前代碼段中

數(shù)據(jù)段寄存器DS：用于存放當(dāng)前數(shù)據(jù)段的基地址，程序中所

需要的數(shù)據(jù)常存放于當(dāng)前數(shù)據(jù)段中

堆棧段寄存器SS：用于存放程序正在使用的當(dāng)前堆棧段的段

基址，堆棧操作所處理的數(shù)據(jù)均存放于當(dāng)前堆棧段中

附加段寄存器ES：用于存放當(dāng)前附加段的段基址，附加段通

常也用來存放數(shù)據(jù)，典型用法是在字符串處理指令中用來存放

［處理以后的數(shù)據(jù)

段寄存器的值表明相應(yīng)邏輯段在內(nèi)存中的位置

6

內(nèi)部寄存器小結(jié)

全部為16位寄存器

只有4個數(shù)據(jù)寄存器分別可分為2個8位寄存器

所有16位寄存器中：

-全部通用寄存器中，只有AX和CX中的內(nèi)容一定為參加運算

的數(shù)據(jù)，其余通用寄存器中的內(nèi)容可能是數(shù)據(jù)，也可能是存

放數(shù)據(jù)的地址；

-SP中的內(nèi)容通常為堆棧段的棧頂?shù)刂罚?/p>

-段寄存器中的內(nèi)容為相應(yīng)邏輯段的段首地址；

-IP中的內(nèi)容為下一條要取的指令的偏移地址；

-FLAGS中有9位標(biāo)志位

43

3、8086/8088的引腳信號

8086微處理器采用40條引腳的雙列直插式封裝

8086CPU可以在兩種工作模式下工作，即最大模式和最

小模式。

根據(jù)引腳在兩種工作模式下的功能不同，8086的40條引

腳可以分為兩大類，一類引腳在兩種模式下功能相同，

是共用引腳；另一類引腳在不同模式下功能不同。

\'_________________________________________.

注意：引腳信號上有一，說明

此信號低電位有效

8086/8088微處理器——微處理器的結(jié)構(gòu)

?8086/8088微處理器

8086/8088微處理器是Intel公司推出的第三代CPU芯片，它們的

內(nèi)部結(jié)構(gòu)基本相同，都采用16位結(jié)構(gòu)進行操作及存儲器尋址，但

外部性能有所差異，兩種處理器都封裝在相同的40腳雙列直插組

件中。

45

8086/8088微處理器——微處理器的引腳功能

8086/8088弓I腳結(jié)構(gòu)

匚

)匚1)-n

140□Vcc(5M)地40

匚

地

匚2n

239□ADI5★1439

匚

匚3n

例338□自砧借A1338

匚

I4匚4n

l343%73A17&A123%7

匚

ADl2匚5n

5n如￡A11

匚

ADll匚35635n

ADlgo6A10

匚

匚34734n

AD87USS/S?Aq

匚

匚3333

AD8m

7832A832

匚

AD匚9n

6931MAD?31

□匚

AD匚n

5I38□HOLD(SQ^TO)叫38

匚

匚10

AD29U808829n

41UBHLDA(即而)AD

匚

AD匚28□528n

AD3□kffi(LOO()AD12

匚

匚122%7427n

AD?()AD13

□rkio￡匚

匚26

AD13314n

IDTB；AD?25

匚

AD匚142S□/(S)15m

O15Z4總)AD?Z4

匚

匚□DDI

AD16Z3n

16Z3□ALE(QSO)帆

匚

rt匚1722n

I1I172218

Im」匚

c匚HfTA(QSi)trin

TR1B2121

JTEST19

匚

LK匚imun

地1928

JREADV匚

匚20cutn

□RESET地

（一）共用的引腳信號說明

1）ADirAD0——地址/數(shù)據(jù)復(fù)用引腳（雙向/三態(tài)）

分時復(fù)用的存儲器或端口的地址總線和數(shù)據(jù)總線。傳送地

址時三態(tài)輸出，傳送數(shù)據(jù)時可三態(tài)輸入/輸出。

總線周期明.A。?A］、（低16位地址）；

』、T3、Tw和TqDO?D15（數(shù)據(jù)）

分時復(fù)用就是一個引腳在不同的時刻具有兩個甚

至多個作用

引腳是輸入、輸出或雙向？

總線周期------V-----空閑狀態(tài)-------V-----總線周期

CLK

READY

(c)

2）A19/SrA16/S3——地址/狀態(tài)復(fù)用引腳（輸出，三態(tài)）

T;.AirA19地址高4位

在其它狀態(tài)，用于輸出狀態(tài)信息：s3-s6

S6.為0指示8086當(dāng)前與總線相連，在T2?狀態(tài)，S6總保

持低電平。

S5:指示當(dāng)前中斷允許標(biāo)志IF的狀態(tài)。

國,S3：用來指示現(xiàn)在使用哪一個段寄存器，其編碼如下,

S41s3|段寄存器1s41s3|段寄存器

00ES10CS或未用

01SS11DS

3)BHE/S7允許高8位數(shù)據(jù)傳送/狀態(tài)復(fù)用引腳(輸出,

三態(tài))

在總線周期的儲狀態(tài)，引腳輸出低電平有效信號，表示能

在高8位數(shù)據(jù)總線DK?Dg上傳送一個字節(jié)的數(shù)據(jù)；

在I；以外其它狀態(tài)，此引腳輸出狀態(tài)信息S7,未定義

(BHE與A0配合使用，指出當(dāng)前在總線上傳送的數(shù)據(jù)形式。

BHEA0操作

_0_________016位字傳送

01局8位數(shù)據(jù)總線，奇地址，字節(jié)傳送

10低8位數(shù)據(jù)總線，偶地址，字節(jié)傳送

11無效

4）RD——讀信號（輸出，三態(tài)）

當(dāng)RD為有效的低電平信號時，表示正在執(zhí)行對存儲器或

I/O端口的超作。具體的讀操作對象是存儲器還是I/O端

口，則由M/IO迪J的狀態(tài)決定。

而為低電平，然后，變?yōu)楦唠娖讲⒈３值?/p>

T2.T3>TW,

下一次讀操作。

X__________________________________________________________________________________________

，5）READY——“準(zhǔn)備好”信號（輸入）

從CPU所尋址的存儲器或I/O端口發(fā)來的回答信號，高電

平有效。READY=L表示外部電路已準(zhǔn)備好，可進行一

次數(shù)據(jù)傳送。

CPU在T3周期檢測READY信號，若為低電平，則在T3后

插入若干個Tw周期，直到READY變?yōu)楦唠娖接行?，進入

T4,完成總線周期。

%）INTR——可屏蔽中斷請求信號（輸入）

由外部設(shè)備發(fā)來的中斷請求信號，高電平有效。當(dāng)

INTR=1,表示外設(shè)提出了中斷請求。

CPU在每個T4周期，檢測INTR信號，以決定是否執(zhí)行中

斷響應(yīng)周期。

'受IF位控制。

7)NMI非屏蔽中斷請求信號（輸入）

此請求信號不受中斷允許標(biāo)志位IF的控制，也不能用軟件

屏蔽。

上升沿觸發(fā)。只要此引腳上出現(xiàn)一個上升沿有效信號，

CPU將在現(xiàn)行指令結(jié)束后馬上響應(yīng)中斷，進入中斷響應(yīng)周

期。

X___________________________________________________________________________________________

8）TEST——等待測試信號（輸入）

此信號為低電平有效。在WAIT指令執(zhí)行期同qu每隔

5個時鐘周期測試一次該引腳的輸入信號。如TEST=O,

CPU將停止等待，轉(zhuǎn)去執(zhí)行WAIT指令的下一條指令；否

貝!J,繼續(xù)等待，且重復(fù)測試I西F引腳，直到出現(xiàn)有效低

電平為止。

9）RESET——復(fù)位信號（輸入）

此信號為高電平有效信號。復(fù)位信號使處理器馬上結(jié)束現(xiàn)

行操作，進入初始化狀態(tài)，初始化CPU內(nèi)部各寄存器。

8086要求復(fù)位信號脈沖寬度不小于4個時鐘周期，接通電

源時不小于程序執(zhí)行過程中，RESET保持低電平

X______________________________________________________________

,復(fù)位后，各寄存器狀態(tài)如下:

IP：0000H1計算機開始執(zhí)行初始化程序：

CS：FFFFHFFFF0H

DS：0000H

SS：0000H

ES：0000H

指令隊列清空

7

10)CLK——時鐘信號(輸入)

此信號通常由8284A時鐘發(fā)生器提供，為處理器及總線控

制器提供基本的定時脈沖。此脈沖為非對稱脈沖，有效高

電平時間占整個時鐘周期的1/3。

11)MN/MX——最大最小模式控制信號(輸入)

接+5V時，處理器工作于最小模式；

接地時，則工作于最大模式

12)Vcc——+5V電源輸入引腳

13)GND——接地端

以上引腳當(dāng)8086CPU工作在最大模式及最小模式下功能相

同，還有8個引腳（24?31引腳）在不同工作模式下有著不

同的名稱和定義。

8088可工作于兩種模式下:

最小模式

最大模式

最小模式為單處理器模式。

最大模式為多處理器模式。

兩種工作模式的選擇方式

8086是工作在最小還是最大模式fflN/MX

引線的狀態(tài)決定。

-MN/MX=0——工作于最大模式

-MN/MX=1——工作于最小模式

57

（二）最小工作模式下引腳信號的說明

8086CPU的MN/MX引腳接+5V電源電壓時，微機系統(tǒng)工作

于最小模式，即單處理器方式。只有8086一個處理器，所

有控制信號都由8086產(chǎn)生。

最小工作模式下第24?31引腳含義如下

%）M/I6——存儲器、I/O□選擇信號（輸出）

M/IO：為1表示CPU當(dāng)前與存儲器進行數(shù)據(jù)傳送；

M記為0表示CPU當(dāng)前與I/O接口設(shè)備進行數(shù)據(jù)傳送。

DMA時處于高阻狀態(tài)

2）WR——寫選通信號（輸出）

而為低電平有效，表示CPU正在對存儲器或I/O端口進行

寫操作。在T2,T3,Tw期間有效。DMA時，處于高阻。

3）INTA——中斷響應(yīng)信號（輸出）

遜于對外設(shè)的中斷請求作出響應(yīng)，低電平有效。8086的

麗區(qū)在實際響應(yīng)中斷時會輸出兩個連續(xù)的負(fù)脈沖。

當(dāng)CPU響應(yīng)可屏蔽中斷請求時，第一個負(fù)脈沖用于通知外

設(shè)中斷請求已獲允許，第二個負(fù)脈沖則用作外設(shè)中斷類型

碼的讀選通信號。

4）ALE——地址鎖存允許信號（輸出）

CPU提供給8282/8283地址鎖存器的控制信號。正脈沖有效。

儲期間：ALE信號有效，其下降沿將地址信息鎖存。

5）DT/R——數(shù)據(jù)收發(fā)控制信號（輸出）

使用8286/8287總線收發(fā)器（數(shù)據(jù)總線雙向驅(qū)動器）西，

DT反信號用于控制巡6/8287數(shù)據(jù)傳送的方向。DT/R=L

CPU發(fā)送數(shù)據(jù)；DT/R=O,CPU接收數(shù)據(jù)。

X.__________________________________________________________________________________________________________

6）DEN——數(shù)據(jù)允許信號（輸出）

使用8286/8287作為數(shù)據(jù)總線雙向驅(qū)動器時，下前為其提供

控制信號，麗為低電平有效，表示CPU當(dāng)前準(zhǔn)備發(fā)送或

接收一個數(shù)據(jù)，8286/8287將其作為輸出允許信號。DMA

方式，被浮置為高阻狀態(tài)。

，7）HOLD——總線保持請求信號（輸入）

此信號為高電平有效信號。HOLD信號用于通知CPU,另

一個主控設(shè)備請求使用總線。

8）HLDA——總線保持響應(yīng)信號（輸出）

高電平有效時，表示CPU已響應(yīng)其它主控設(shè)備的請求，放

棄對總線的控制權(quán)。此信號與HOLD信號配合使用。

?兩個引腳的交互過程：

A另一主控設(shè)備要使用總線，置HOLD為高電平，向CPU提出總線使用請求;

ACPU允許出讓總線控制權(quán)，在當(dāng)前周期的T4,置HLDA為高電平，同時，

使數(shù)據(jù)/地址/控制總線為懸空狀態(tài)，放棄總線控制權(quán)；

A此后，HOLD和HLDA保持高電平；另一主控設(shè)備開始使用總線，使用完

后，置HOLD為低電平，放棄總線控制權(quán)；

8086CPU檢測到HOLD變低，置HLDA為低電平，重新獲得總線控制權(quán)。

以下控制總線如何組合實現(xiàn)對存儲器與I/O□讀寫?

M/IOWRRD功能

110存儲器讀

101存儲器寫

0I/O□讀

1I/O□寫

8086讀周期的時序

8284A

CLKRESET

READY

MN/l5E+5V

ALE

BHE

A19-A16

AD15-AEO

8086zi_______r、

檔煤、

DEN

DT/R

控制總線

M/ra

V7R

RD

HOLD

HLDA

INIR

^TA

READY

?圖L138086CPU最小模式下的典型配置

典型的總線時序圖一中斷響應(yīng)周期時序

第

3

章

典型的總線時序圖一系統(tǒng)復(fù)位時序

二態(tài)門?逕

輸出信號__________x,_

不作用狀態(tài)

典型的總線時序圖一最小模式下的總線保持

第

3

章

利用HOLD和HLDA信號實現(xiàn)總線保持

67

8086/8088微處理器——微處理器的時序

典型的總線時序圖一最大模式下的總線請求/允許

CLK

授釋

、求「務(wù)外放

RQ/GT呵

3AD]5?ADQ-------

三態(tài)a

A]9於6?A/S3、）7/

耳<

S（）、S]、S2

RD、LOCK、BHE/S7

68

（三）最大工作模式下的引腳信號說明

"當(dāng)8086CPU的MN瓶引腳接地，則系統(tǒng)工作于最大工作

模式。

系統(tǒng)中包含兩個或多個微處理器，其中一個主處理器是

8086,可能還有數(shù)值運算處理器8087和輸入/輸出處理器

8089作為協(xié)處理器，協(xié)助主處理器工作。

\____________________________________________________________________________________

最大工作模式下第24?31引腳含義如下

’1）瓦豆，樂一總線周期狀態(tài)信號（輸出）

豆，豆，豆是CPU的狀態(tài)輸出引腳，提供當(dāng)前總線周期中

所進行的數(shù)據(jù)傳輸類型，由總線控制器8288譯碼，產(chǎn)生訪

問存儲器和I/O端口的總線控制信號。表3?3

§2S1So對應(yīng)操作§2S1So對應(yīng)操作

000發(fā)中斷響應(yīng)100取指令

001讀IO101讀內(nèi)存儲器

010寫IO110寫內(nèi)存儲器

011與111無

/------------=-----二\

2）RQ/GTjRQ/GT0——總線請求信號（輸入）/總線請

求允許信號（輸出）

這兩個引腳可供CPU以外兩個協(xié)處理器用來發(fā)出使用總線

請求和接收CPU對總線請求信號的回答信號。這兩個引腳

信號都是雙向的，用一條RQ/GT?；騌Q/GTi信號來實現(xiàn)請

'求/允許信號的雙向傳送。麗/西的優(yōu)先級比RQ/西高

7

3）LOCK--總線封鎖信號（輸出）

當(dāng)此弓為低電平有效信號時，表示不允許其它部件占用

總線。LOCK信號由指令前綴LOCK產(chǎn)生，并一直保持到

下一條指令周期的第一個時鐘周期的結(jié)束，此時LOCK變

為高電平，撤消總線封鎖,CPU方能響應(yīng)總線請求。在

DMA期間，LOCK置為高阻狀態(tài)。

v-----------------------------------------------------------------------------------

4）QSPQS0——指令隊列狀態(tài)信號（輸出）

QSPQS°兩個信號組合起來可反映BIU中指令隊列的狀態(tài)

,以提供一種讓其他處理器（如8087）監(jiān)視主CPU中指令

隊列狀態(tài)的手段。

QS]QS。隊列狀態(tài)QSiQS。隊列狀態(tài)

00無操作10指令隊列空，由于執(zhí)行

轉(zhuǎn)移指令，隊列需重裝

01從指令隊列中取出當(dāng)前11從指令隊列中取出指令

指令的第一字節(jié)的后續(xù)字節(jié)

?—|Q|—i

—?18284A

—?4CLK

OE

CLKRESEI

READY8282

MN/MX