開(kāi)啟能工巧匠之路-數(shù)字系統(tǒng)設(shè)計(jì)智慧樹(shù)知到期末考試答案章節(jié)答案2024年青島工學(xué)院

開(kāi)啟能工巧匠之路——數(shù)字系統(tǒng)設(shè)計(jì)智慧樹(shù)知到期末考試答案+章節(jié)答案2024年青島工學(xué)院EDA中，信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線。（）

答案:對(duì)進(jìn)程必須位于_結(jié)構(gòu)體_內(nèi)部，變量必須定義于進(jìn)程/包/子程序內(nèi)部。（）

答案:對(duì)VHDL語(yǔ)言和計(jì)算機(jī)語(yǔ)言完全相同。（）

答案:錯(cuò)進(jìn)程中的變量賦值語(yǔ)句，其變量更新是在進(jìn)程的最后完成。（）

答案:錯(cuò)復(fù)雜可編程邏輯器件（CPLD）都是由3部分組成的，即可編程邏輯塊（構(gòu)成CPLD的主體部分）、輸入/輸出（I/O）塊和可編程互連資源（用于邏輯塊之間以及邏輯塊與輸入/輸出塊之間的連接）。（）

答案:對(duì)只要在組合邏輯電路中引入能夠記憶電路狀態(tài)的存儲(chǔ)單元或延遲單元，例如觸發(fā)器、鎖存器等，就可以構(gòu)成時(shí)序邏輯電路。（）

答案:對(duì)VHDL中FOR語(yǔ)句屬于并行語(yǔ)句。（）

答案:錯(cuò)可編程邏輯陣列(PLA)是“與”陣列可以編程、“或”陣列固定。（）

答案:錯(cuò)1_Digita1標(biāo)識(shí)符合法。（）

答案:錯(cuò)Moore狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài),與輸入信號(hào)無(wú)關(guān)。（）

答案:對(duì)VHDL的實(shí)體由實(shí)體聲明部分和結(jié)構(gòu)體組成。（）

答案:對(duì)傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自上而下(topdown)的設(shè)計(jì)方法，利用硬件描述語(yǔ)言(HDL)的硬件電路設(shè)計(jì)方法采用自下而上(bottomup)的設(shè)計(jì)方法。（）

答案:錯(cuò)8digita1標(biāo)識(shí)符合法嗎。（）

答案:錯(cuò)嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)雙向控制電路。（）

答案:錯(cuò)任何時(shí)序電路都以時(shí)鐘為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)其狀態(tài)才發(fā)生改變。（）

答案:對(duì)綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的。（）

答案:錯(cuò)在VHDL的端口聲明語(yǔ)句中，用BUFFER聲明端口為具有讀功能的輸出方向。（）

答案:對(duì)VHDL中進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是在進(jìn)程的最后完成；。（）

答案:對(duì)VHDL的客體，或稱數(shù)據(jù)對(duì)象包括了常數(shù)、常量和信號(hào)。（）

答案:錯(cuò)PAL器件的核心部分是由可編程的“與”邏輯陣列和固定的“或”邏輯陣列組成的。（）

答案:對(duì)CLB是FPGA實(shí)現(xiàn)各種邏輯功能的基本單元。（）

答案:對(duì)設(shè)D0為1，D1為1’，D2為’1，D3為0，“1111”是D3&2&DL&DO的運(yùn)算結(jié)果。（）

答案:錯(cuò)任何組合邏輯電路都可以由與門-或門兩級(jí)電路構(gòu)成。（）

答案:對(duì)VHDL可以采用層次化的設(shè)計(jì),一個(gè)高層的結(jié)構(gòu)體中可以調(diào)用低層的實(shí)體。（）

答案:對(duì)定義一個(gè)變量a,數(shù)據(jù)類型為4位位向量variablea;bityector(3downto0）。（）

答案:對(duì)一個(gè)構(gòu)造體可以使用幾個(gè)子結(jié)構(gòu)，即相對(duì)比較獨(dú)立的幾個(gè)模塊來(lái)構(gòu)成。VHDL語(yǔ)言可以有以下3種形式的子結(jié)構(gòu)描述語(yǔ)句:（）語(yǔ)句結(jié)構(gòu)。

答案:BLOCK###PROCFSS###SUBPROGRAMSmoore狀態(tài)機(jī)與mealy狀態(tài)機(jī)的異同有（）。

答案:Moore輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)###Mealy輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)VHDL程序的基本結(jié)構(gòu)（）。

答案:結(jié)構(gòu)體###程序包###實(shí)體###庫(kù)實(shí)體的端口模式用來(lái)說(shuō)明數(shù)據(jù)、信號(hào)通過(guò)該端口的傳輸方向，端口模式有（）。

答案:in###inout###out###bufferIF語(yǔ)句根據(jù)指定的條件來(lái)確定語(yǔ)句執(zhí)行順序，共有3種類型（）。

答案:用于門閥控制的IF語(yǔ)句###用于多選擇控制的IF語(yǔ)句###用于二選一控制的IF語(yǔ)句在VHDL中，可以用（）表示數(shù)據(jù)或地址總線的名稱。

答案:段名；門陣列的每個(gè)交叉點(diǎn)稱為“單元”，單元的連接方式錯(cuò)誤的是（）。

答案:軟線連接。軟線連接是不固定的連接，可以變程改變。VHDL的實(shí)體聲明部分用來(lái)指定設(shè)計(jì)單元的（）

答案:均可以下關(guān)于狀態(tài)機(jī)的描述中正確的是（）

答案:與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（）

答案:適配器在VHDL中用（）來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。

答案:配置下列語(yǔ)句中，屬于并行語(yǔ)句的是（）。

答案:進(jìn)程語(yǔ)句下面不屬于順序語(yǔ)句的是（）

答案:PROCESS語(yǔ)句；綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

答案:綜合可理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)（），成為系統(tǒng)的一部分。

答案:調(diào)用在VHDL中，（）的數(shù)據(jù)傳輸是不是立即發(fā)生的，目標(biāo)信號(hào)的賦值需要一定的延時(shí)時(shí)間。

答案:信號(hào)；進(jìn)程中的變量賦值語(yǔ)句，其變量更新是（）。

答案:立即完成一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（）

答案:結(jié)構(gòu)體；下列語(yǔ)句中，不屬于并行語(yǔ)句的是（）

答案:CASE語(yǔ)句在VHDL的端口聲明語(yǔ)句中，用（）聲明端口為雙向方向。

答案:INOUT；下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。

答案:END下面關(guān)于CPLD和FPCA的特點(diǎn)，哪一項(xiàng)是錯(cuò)誤的（）。

答案:CPLD為非連續(xù)式布線，F(xiàn)PGA為連續(xù)式布線。在VHDL中，（）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。

答案:變量VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Can'topenVHDL"WORK"其錯(cuò)誤原因是（）

答案:錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程；數(shù)據(jù)類型類屬性描述語(yǔ)句只有一個(gè)屬性’BASE，利用該屬性可以返回原數(shù)據(jù)的（）。

答案:數(shù)據(jù)類型在VHDL中，定義信號(hào)名時(shí)，可以用（）符號(hào)為信號(hào)賦初值。

答案::=；在VHDL的端口聲明語(yǔ)句中，用（）聲明端口為具有讀功能的輸出方向。

答案:BUFFER在VHDL中，16#FE#屬于（）文字。

答案:以數(shù)制基數(shù)表示的；傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用（）的設(shè)計(jì)方法。利用硬件描述語(yǔ)言的硬件電路設(shè)計(jì)方法采用自上而下的設(shè)計(jì)方法.。

答案:自下而上下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：（）。

答案:ModelSim在VHDL中，用語(yǔ)句（）表示clock的下降沿。

答案:clock’EVENTANDclock=’0’在VHDL中，語(yǔ)句"FORIIN0TO7LOOP"定義循環(huán)次數(shù)為（）次。

答案:8；關(guān)鍵字ARCHITECTURE定義的是（）

答案:結(jié)構(gòu)體；一個(gè)項(xiàng)目的輸入輸出端口是定義在（）

答案:實(shí)體中；EDA中，ELSIF和ELSEIF沒(méi)有區(qū)別。（）

答案:錯(cuò)IF語(yǔ)句中的條件語(yǔ)句可以是任意表達(dá)式。（）

答案:錯(cuò)EXIT語(yǔ)句用于結(jié)束LOOP語(yǔ)句。（）

答案:對(duì)CASE語(yǔ)句的條件相互獨(dú)立，不具有向上相“與“的功能。（）

答案:對(duì)以下關(guān)于信號(hào)和變量的描述中正確的是（）

答案:在進(jìn)程中不能將變量列入敏感信號(hào)列表中###信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線###除了沒(méi)有方向說(shuō)明以外，信號(hào)與實(shí)體的端口概念是一致的進(jìn)程語(yǔ)句遇到ENDPROCESS立即結(jié)束運(yùn)行。（）

答案:錯(cuò)進(jìn)程語(yǔ)句是一個(gè)無(wú)限循環(huán)的語(yǔ)句，有運(yùn)行和掛起兩種狀態(tài)。（）

答案:對(duì)進(jìn)程語(yǔ)句屬于并行語(yǔ)句。（）

答案:對(duì)設(shè)計(jì)實(shí)體內(nèi)部的數(shù)據(jù)傳遞需要通過(guò)賦值語(yǔ)句來(lái)完成。（）

答案:對(duì)類屬中的常量名由設(shè)計(jì)者確定，數(shù)據(jù)類型通常取INTEGER或TIME等類型，設(shè)定值即為常數(shù)名所代表的數(shù)值。（）

答案:對(duì)端口模式IN表示為只讀模式（）

答案:對(duì)VHDL語(yǔ)句結(jié)構(gòu)描述中方括號(hào)“[]”內(nèi)的內(nèi)容為可選內(nèi)容。（）

答案:對(duì)PORT語(yǔ)句稱為端口說(shuō)明，用于描述設(shè)計(jì)實(shí)體對(duì)外通信的輸入/輸出端口的數(shù)量、數(shù)據(jù)類型、端口模式等動(dòng)態(tài)特性，一般是可以省略。（）

答案:錯(cuò)下面哪種端口說(shuō)明既可以做輸入又可以做輸出（）。

答案:INOUT下面哪些屬于實(shí)體的端口模式（）。

答案:IN###OUT###INOUT###BUFFER構(gòu)造體包括構(gòu)造體說(shuō)明和構(gòu)造體功能描述兩部分（）

答案:對(duì)VHDL程序的基本結(jié)構(gòu)僅包括實(shí)體和結(jié)構(gòu)體（）

答案:錯(cuò)一個(gè)設(shè)計(jì)實(shí)體只能對(duì)應(yīng)一個(gè)構(gòu)造體（）

答案:錯(cuò)構(gòu)造體功能描述是完成設(shè)計(jì)實(shí)體邏輯功能描述的語(yǔ)句（）

答案:對(duì)設(shè)D0為‘0’，D1為‘0’，D2為‘1’，D3為‘0’，D0&D1&D2&D3的運(yùn)算結(jié)果為（）。

答案:0010VHDL語(yǔ)言中的IF語(yǔ)句是判斷分支語(yǔ)句。（）

答案:錯(cuò)VHDL語(yǔ)言中結(jié)構(gòu)體的子結(jié)構(gòu)之間是互相并行的。（）

答案:對(duì)信號(hào)的屬性函數(shù)也是函數(shù)類屬性描述語(yǔ)句的一種。其可以得到信號(hào)的（）。

答案:歷史信息###功能信息###行為信息VHDL順序描述語(yǔ)句分為（）.

答案:賦值語(yǔ)句VHDL語(yǔ)言中流程控制語(yǔ)句包含（）。

答案:CASE###EXIT###IF實(shí)體相當(dāng)于電路圖中的一個(gè)器件符號(hào)。（）

答案:對(duì)VHDL語(yǔ)言的運(yùn)算符優(yōu)先級(jí)相同。（）

答案:錯(cuò)VHDL語(yǔ)言的數(shù)據(jù)類型包含（）。

答案:位矢量###字符###布爾量VHDL描述語(yǔ)句分為順序語(yǔ)句和（）兩大類.

答案:并行語(yǔ)句波形仿真需要把所有的輸入輸出端口都進(jìn)行設(shè)置（）

答案:錯(cuò)編譯出現(xiàn)錯(cuò)誤，需要將所有錯(cuò)誤修改后再次進(jìn)行編譯，直至排除所有錯(cuò)誤。（）

答案:對(duì)工程名字最好和頂層實(shí)體名字一致。（）

答案:對(duì)VHDL支持原理圖輸入（）

答案:對(duì)本課程使用的是哪種軟件（）。

答案:QuartusⅡ波形文件命名應(yīng)該和實(shí)體名字保持一致（）

答案:對(duì)VHDLFile編譯出現(xiàn)警告，必須把所有警告改正才能繼續(xù)執(zhí)行。（）

答案:錯(cuò)VHDL設(shè)計(jì)必須先建工程后建立VHDLFile（）

答案:錯(cuò)不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。（）

答案:對(duì)波形仿真需要設(shè)置合適的仿真時(shí)間（）

答案:對(duì)FPGA實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)像ASIC那樣通過(guò)固定的“與非”門來(lái)完成。（）

答案:錯(cuò)EPROM，紫外線擦除電可編程邏輯器件，其工作時(shí)用較高電壓編程，用紫外線擦除，可編程幾十次。（）

答案:對(duì)下面哪個(gè)不屬于簡(jiǎn)單PLD（）。

答案:CPLDSRAM工藝的FPGA芯片斷電后不會(huì)丟失內(nèi)部邏輯配置。（）

答案:錯(cuò)低密度PLD不包括（）。

答案:FPGAGAL采用了電擦除、電可編程的E2CMOS工藝制作，可以用電信號(hào)擦除并反復(fù)編程上百次。（）

答案:對(duì)PAL和SSI(Small-ScaleIntegration)、MSI(Middle-ScaleIntegration)通用標(biāo)準(zhǔn)器件相比沒(méi)有哪個(gè)優(yōu)點(diǎn)（）。

答案:PAL器件采用熔絲工藝，一旦編程