D+信息工程學(xué)院+電子0801+范明21

題號(hào)：D武漢理工大學(xué)第四屆電工電子創(chuàng)新設(shè)計(jì)大賽設(shè)計(jì)報(bào)告題目：簡易邏輯分析儀參賽者：范明學(xué)院班級(jí)：信息工程學(xué)院電子0801班聯(lián)系方式分標(biāo)準(zhǔn)：項(xiàng)目滿分得分基本要求論文結(jié)構(gòu)完整性10理論分析與計(jì)算20硬件電路設(shè)計(jì)與器件選擇45分析及結(jié)論20創(chuàng)新特色5總分摘要本系統(tǒng)邏輯分析儀部分采用fpga與51單片機(jī)協(xié)同處理的方式進(jìn)行設(shè)計(jì)，其中fpga負(fù)責(zé)數(shù)據(jù)采集和觸發(fā)提取等，單片機(jī)負(fù)責(zé)液晶顯示的驅(qū)動(dòng)和系統(tǒng)功能的選擇控制等，充分發(fā)揮其各自的優(yōu)勢。采用12864液晶完成人機(jī)交互菜單顯示和邏輯圖形的顯示。信號(hào)發(fā)生器部分則以51單片機(jī)為核心，采用獨(dú)立按鍵，流水燈，及數(shù)碼管豐富顯示界面，實(shí)現(xiàn)了分路信號(hào)的按鍵輸入和顯示，并且采用鎖存器擴(kuò)展輸出能力，也實(shí)現(xiàn)了輸出電平為TTL的要求。系統(tǒng)充分考慮性能的要求，在完成所有功能的前提下盡量尋求降低成本，便攜使用等方法，采用fpga不僅提高了設(shè)計(jì)的效率，而且拓展了使用頻帶，帶來了更加穩(wěn)定的性能，系統(tǒng)還創(chuàng)新式地選擇12864液晶作為菜單輸出和波形輸出顯示端，不僅充分發(fā)揮了其潛在性能，而且降低了利用示波器等儀器帶來的高昂價(jià)格與不便，通過靜態(tài)存儲(chǔ)單元還實(shí)現(xiàn)了設(shè)置掉電保護(hù)功能和波形記憶功能。數(shù)據(jù)采集模塊的輸入電路中的程控遲滯比較器，提高了輸入信道的抗干擾能力。關(guān)鍵詞邏輯分析儀單片機(jī)靜態(tài)存儲(chǔ)遲滯比較器目錄摘要 11方案論證及選擇 11.1待選方案一 11.2待選方案二 11.3待選方案三 21.4方案選擇 22理論分析與參數(shù)計(jì)算 32.1信號(hào)發(fā)生器參數(shù) 32.2邏輯分析儀參數(shù) 33系統(tǒng)設(shè)計(jì) 33.1序列信號(hào)產(chǎn)生器的實(shí)現(xiàn) 33.2邏分析儀設(shè)計(jì) 43.2.1輸入電平轉(zhuǎn)換模塊設(shè)計(jì) 43.2.2采集觸發(fā)模塊設(shè)計(jì) 63.2.3信息處理與顯示模塊 74軟件設(shè)計(jì) 84.1軟件功能 84.2基本控制流程圖 95仿真與分析 105.1信號(hào)發(fā)生器仿真分析 105.2邏輯分析儀仿真分析 115.2.1電平轉(zhuǎn)化模塊仿真 115.2.2信號(hào)處理模塊仿真 115.2.3單片機(jī)處理模塊仿真 136小結(jié)與體會(huì) 14參考文獻(xiàn) 14附錄 151方案論證及選擇1.1待選方案一利用普通的74系列移位計(jì)數(shù)器構(gòu)成數(shù)字信號(hào)發(fā)生器，純單片機(jī)方式實(shí)現(xiàn)邏輯分析儀。圖1-1方案一結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-1所示，數(shù)字信號(hào)發(fā)生器部分采用74系列的移位計(jì)數(shù)器的基本功能，通過撥碼開關(guān)向置數(shù)端預(yù)置循環(huán)序列，通過TTL驅(qū)動(dòng)輸出數(shù)字信號(hào)。邏輯分析儀部分的門限電壓由電位器控制。這種方法單片機(jī)除了完成基本的數(shù)據(jù)分析外，還需要完成對(duì)邏輯數(shù)據(jù)的采集、存儲(chǔ)、顯示等大量控制工作。1.2待選方案二由單片機(jī)產(chǎn)生數(shù)字信號(hào)序列，由另外兩片單片機(jī)構(gòu)成邏輯分析儀。圖1-2方案二結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-2所示，在信號(hào)產(chǎn)生上方案二采用單片機(jī)方案，數(shù)碼管顯示循環(huán)序列碼狀態(tài)，在邏輯分析儀部分，該方案的特點(diǎn)是雙單片機(jī)結(jié)構(gòu)，二者通過串口通信，下位機(jī)單片機(jī)3只負(fù)責(zé)顯示，上位機(jī)單片機(jī)2通過D/A輸出程控的門限電平。本方案解決了顯示與數(shù)據(jù)采集處理不能同時(shí)工作的矛盾。1.3待選方案三由單片機(jī)產(chǎn)生邏輯序列，采用流水燈和數(shù)碼管豐富顯示功能，數(shù)據(jù)采集與檢測部分采用fpga芯片完成，單片機(jī)完成系統(tǒng)功能的控制，12884液晶完成菜單界面的顯示和邏輯圖形的顯示。圖1-3方案三結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-3所示：系統(tǒng)分為三大部分：數(shù)字信號(hào)發(fā)生模塊、信號(hào)采集模塊、顯示控制模塊。硬件設(shè)計(jì)上包含兩塊單片機(jī)、一塊FPGA，利用FPGA高速處理的特點(diǎn)，實(shí)現(xiàn)采集工作，彌補(bǔ)了單片機(jī)在高速采集和實(shí)時(shí)顯示的弱點(diǎn)，使整個(gè)系統(tǒng)的處理能力遠(yuǎn)超過當(dāng)前微控制器的水平，這使設(shè)計(jì)十分具有發(fā)揮的空間。而且通過合理地劃分軟硬件的工作量，將使軟件控制和軟件編寫變得容易。同時(shí)創(chuàng)新式采用12864液晶分時(shí)顯示功能菜單顯和邏輯波形，避免了使用示波器顯示波形帶來的不便和價(jià)格的高昂，同時(shí)充分發(fā)揮了12864的實(shí)時(shí)繪制波形的能力。1.4方案選擇方案一的優(yōu)點(diǎn)是系統(tǒng)規(guī)模較小，成本較低。但是功能受到限制，并且由于單片機(jī)本身速度的限制，它不能適應(yīng)顯示高速數(shù)字信號(hào)采集的要求，不利于對(duì)系統(tǒng)功能和指標(biāo)的發(fā)揮。方案二，主體由軟件構(gòu)成，編程量大，而且單片機(jī)在數(shù)據(jù)處理上發(fā)揮余地較少，而且由于單片機(jī)時(shí)鐘的限制仍然無法適應(yīng)高速應(yīng)用的場合。方案三利用了FPGA的系統(tǒng)加速方案，容易達(dá)到發(fā)揮部分的要求，而且還具有一定的優(yōu)化和擴(kuò)展余地，我們將軟硬件的工作量進(jìn)行了合理的劃分，可以確保作品在規(guī)定的時(shí)間內(nèi)高質(zhì)量完成。綜合上面方案的優(yōu)缺點(diǎn)分析，方案三不僅在信號(hào)發(fā)生部分和采集處理部分豐富了功能和提高了性能，還在波形顯示部分創(chuàng)新地采用了LCD液晶顯示,從性能上看取消示波器或許存在少許的降低，但是就本設(shè)計(jì)要求而言仍然可以完整地完成所有要求，并且?guī)砹撕艽蟮膬?yōu)勢，使系統(tǒng)更加的便捷和廉價(jià)，另一方面從時(shí)代的發(fā)展看，采用專用的液晶屏作為顯示必將成為以后的發(fā)展方向，綜合考慮我們決定采用方案三作為我們最終實(shí)現(xiàn)方案。2理論分析與參數(shù)計(jì)算2.1信號(hào)發(fā)生器參數(shù)按照題目的要求，所設(shè)計(jì)的信號(hào)發(fā)生器需具備8通道數(shù)個(gè)，每個(gè)通道的深度為8位，信號(hào)頻率為100HZ。2.2邏輯分析儀參數(shù)邏輯分析儀除了滿足通道數(shù)為8路外，還需計(jì)算一下的參數(shù)：（1）存儲(chǔ)深度:64bit題目的基本要求沒有規(guī)定存儲(chǔ)深度，根據(jù)12864的顯示特點(diǎn)，原則上可以采用分頁顯示無數(shù)個(gè)深度的信號(hào)，但是考慮單片機(jī)和存儲(chǔ)空間的大小，本設(shè)計(jì)采用的單路深度為16比特每屏，設(shè)計(jì)了分頁顯示設(shè)計(jì)2個(gè)獨(dú)立頁面?？傮w深度則為16*4=64,足以滿足要求。（3）采樣速率:1khz或100hz可調(diào)本設(shè)計(jì)考慮各種情況的存在，設(shè)計(jì)了可以對(duì)內(nèi)時(shí)鐘和外時(shí)鐘進(jìn)行選擇的方式，其中內(nèi)部時(shí)鐘為1khz與100hz可調(diào)。（4）觸發(fā)控制回讀數(shù)據(jù)中的觸發(fā)點(diǎn)在存儲(chǔ)深度中的位置只與延遲計(jì)數(shù)的模值有關(guān)，可以在fpga內(nèi)部編寫相應(yīng)的模塊，利用內(nèi)部計(jì)數(shù)器與模塊間的同步信號(hào)讀出觸發(fā)信號(hào)位于內(nèi)部地址的位置值k，然后將k值傳送至顯示控制模塊，與信號(hào)一起分時(shí)傳送給單片機(jī)顯示控制程序。3系統(tǒng)設(shè)計(jì)3.1序列信號(hào)產(chǎn)生器的實(shí)現(xiàn)該部分的結(jié)構(gòu)框圖見下圖：圖3.1邏輯序列發(fā)生儀如上圖所示，該部分主要以51單片機(jī)作為控制芯片，內(nèi)部輸出頻率固定為100hz，8位按鍵為邏輯狀態(tài)輸入獨(dú)立按鍵，8位流水燈地狀態(tài)跟該路地8位深度邏輯電平相同，另外3個(gè)獨(dú)立按鍵為端口選擇按鍵，從左到右依次為“上一路”“確定”“下一路”，當(dāng)前的選擇路數(shù)會(huì)在7段數(shù)碼管上實(shí)時(shí)顯示出來。這樣便通過簡單的顯示方法靈活的再現(xiàn)了8*8個(gè)信號(hào)的邏輯狀態(tài)。按鍵產(chǎn)生數(shù)字序列的原理是將用戶輸入的數(shù)字序列放入對(duì)應(yīng)的數(shù)組空間，軟件按地址自增的方式將序列送出，題目示例的波形如圖3.2所示，要產(chǎn)生題目示例中的波形只要編輯圖右方的序列，依次將序列按照程控的頻率送出之后,就形成了頻率可控的循環(huán)移位序列，同理按照用戶的編輯可以產(chǎn)生用戶編輯的任意序列。圖3.2序列在內(nèi)存中的存儲(chǔ)格式為了實(shí)現(xiàn)將電平轉(zhuǎn)換為TTL電平并減少輸出電阻，只要用鎖存器將當(dāng)前單片機(jī)讀出的存儲(chǔ)器的值鎖存即可。鎖存器選用74ls573。該芯片操作簡單，且輸出完全滿足要求。3.2邏分析儀設(shè)計(jì)該部分的結(jié)構(gòu)框圖見下圖：圖3.3邏輯分析儀電路結(jié)構(gòu)3.2.1輸入電平轉(zhuǎn)換模塊設(shè)計(jì)如上圖所示，信號(hào)流首先分路進(jìn)入8個(gè)獨(dú)立的電壓比較器，輸入轉(zhuǎn)換電路的作用是將輸入信號(hào)與設(shè)定門限電平相比較，當(dāng)輸入信號(hào)Uin的幅度超過門限電平時(shí)，比較器輸出為低。為了消除疊加噪聲，設(shè)計(jì)時(shí)引入正反饋，進(jìn)行遲滯比較、可以消除噪聲干擾的影響。本系統(tǒng)采用LM339實(shí)現(xiàn)比較器功能。LM339對(duì)比較信號(hào)源的內(nèi)阻限制不大，共模范圍寬，差動(dòng)輸入可以等于電源電壓。它可以滿足輸入電路對(duì)輸入阻抗的要求，另外與D/A配合完成對(duì)門限電壓16級(jí)程控變化。UiUiUo圖3.4遲滯比較電路形式及輸入輸出關(guān)系比較器的反饋到同向端電壓，如圖3-3按照正反饋電路跳變的臨界狀態(tài)，求出遲滯電平：式(3-1)臨界狀態(tài)：高電壓翻轉(zhuǎn)時(shí)式(3-2)與低電壓翻轉(zhuǎn)時(shí)式(3-3)為正反饋系數(shù)，為D/A輸出的基準(zhǔn)電壓，為高遲滯電壓、為低遲滯電壓。可見，和都是在原來初值上疊加D/A的步進(jìn)精度。由式(3-2)與式(3-3)可知，電路不僅滿足的步進(jìn)要求，而且還要使小于兩個(gè)檔位之間的差值。我們將置于每兩檔之間，可以滿足上面的要求取所以，正反饋系數(shù)取表3-1門限電壓的步進(jìn)值與D/A輸出模擬量的關(guān)系D/A模擬輸出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模擬輸出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.8753.2.2采集觸發(fā)模塊設(shè)計(jì)FPGA器件采用的是Altera公司的可編程器件EP1C3144C8。它是一種高密度，高性能的FPGA,可以滿足邏輯數(shù)量的要求。利用支持在系統(tǒng)編程(ISP),用較短的時(shí)間從硬件上實(shí)現(xiàn)了復(fù)雜的控制邏輯，減少了軟件的編寫量，加快了系統(tǒng)設(shè)計(jì)的速度。該模塊的總體頂層電路圖如下：圖3.5采集觸發(fā)模塊的頂層文件如圖3.5，采集觸發(fā)模塊由觸發(fā)檢測模塊，串行信號(hào)轉(zhuǎn)并行模塊和數(shù)據(jù)存儲(chǔ)發(fā)送模塊以及內(nèi)部時(shí)鐘模塊組成。具體模塊如下：觸發(fā)判斷模塊觸發(fā)判斷模塊的輸入口有：時(shí)鐘輸入，方式選擇，信號(hào)輸入，觸發(fā)信號(hào)輸入輸出口有：同步輸出，信號(hào)輸出，觸發(fā)地址輸出。實(shí)現(xiàn)功能為檢測觸發(fā)信號(hào)。串行并行轉(zhuǎn)換模塊串并轉(zhuǎn)換模塊的輸入口有時(shí)鐘輸入，串行信號(hào)輸入，同步信號(hào)輸入，輸出口有16位并行信號(hào)輸出。數(shù)據(jù)存儲(chǔ)發(fā)送模塊存儲(chǔ)處理模塊的輸入口有時(shí)鐘輸入，以及16個(gè)16位信號(hào)輸入，和一個(gè)4為觸發(fā)地址輸入口，輸出口為一個(gè)8位的信號(hào)號(hào)輸出。內(nèi)部時(shí)鐘模塊

內(nèi)部時(shí)鐘模塊用于產(chǎn)生采集時(shí)鐘以及與單片機(jī)通信時(shí)鐘信號(hào)的產(chǎn)生。3.2.3信息處理與顯示模塊顯示模塊采用51單片機(jī)與12864液晶完成，加上按鍵以及24c16靜態(tài)存儲(chǔ)芯片足以完成設(shè)計(jì)所需要完成的要求。圖3.6顯示模塊4軟件設(shè)計(jì)4.1軟件功能邏輯分析儀鍵盤功能操作：觸發(fā)模式選擇觸發(fā)模式選擇16級(jí)門限電壓輸入采樣時(shí)鐘選擇門限電平選擇4123初始化一級(jí)模式三級(jí)模式內(nèi)部時(shí)鐘一外部時(shí)鐘內(nèi)部時(shí)鐘二觸發(fā)電平輸入獨(dú)立按鍵圖4.1邏輯分析儀鍵盤操作在上圖的按鍵操作中，按鍵包括fpga部分的8位邏輯輸入按鍵，1個(gè)觸發(fā)方式選擇按鍵和單片機(jī)部分的3個(gè)功能選擇按鍵，其中3個(gè)按鍵的功能是根據(jù)液晶上的提示完成選擇的，人機(jī)交互環(huán)境較好。16級(jí)門限電壓的調(diào)節(jié)，使用3個(gè)按鍵中的第一個(gè)和第三個(gè)分別進(jìn)行逐級(jí)遞增和遞減，最低位0.25最高為4伏，完全符合設(shè)計(jì)要求中的指標(biāo)。4.2基本控制流程圖基本控制流程圖如下：顯示功能菜單顯示功能菜單發(fā)送控制信號(hào)等待接收數(shù)據(jù)發(fā)送波形與觸發(fā)位置完成？收到？完成？選擇各項(xiàng)功能YYYNNN初始化選擇信號(hào)通路輸入邏輯電平確認(rèn)結(jié)束開始開始圖4.2信號(hào)發(fā)生器軟件流程圖圖4.3邏輯分析儀單片機(jī)軟件流程圖5仿真與分析5.1信號(hào)發(fā)生器仿真分析這里采用protues7.7軟件對(duì)該部分進(jìn)行仿真分析，首先在該軟件下繪制系統(tǒng)電路圖，電路圖如圖5,.1所示，左上角的8位按鍵為邏輯輸入按鍵，中間有8位流水燈與之電平邏輯對(duì)應(yīng)，顯示每一位的電平狀態(tài)，下部還有3個(gè)按鍵，兩邊的兩個(gè)為上下翻動(dòng)按鍵，中間為確認(rèn)按鍵，系統(tǒng)在輸出級(jí)接上了一個(gè)邏輯信號(hào)儀，方便在仿真狀態(tài)時(shí)觀察輸出波形。圖5.1信號(hào)發(fā)生器電路圖電路圖畫好之后，在kell4軟件下編寫c語言程序，編譯成功后，將生成的hex文件導(dǎo)入到單片機(jī)中，然后開始運(yùn)行仿真，打開邏輯分析儀顯示端，根據(jù)要求從按鍵輸入電平狀態(tài)，輸出示例中的波形波形。見圖5.2。圖5.2信號(hào)發(fā)生器仿真圖從上圖可以看出，邏輯分析儀中的圖像形狀跟要求的完全一致，觀察兩個(gè)標(biāo)線之間的時(shí)間差，在最右邊的顯示區(qū)顯示為80ms，說明周期為80ms與要求的一致，即表示該部分的設(shè)計(jì)已經(jīng)完成所有要求。5.2邏輯分析儀仿真分析5.2.1電平轉(zhuǎn)化模塊仿真在邏輯分析儀中，第一個(gè)模塊即為電平轉(zhuǎn)化模塊，為了產(chǎn)生要求中的16級(jí)電平變化，設(shè)計(jì)采用電壓比較器電路，為了使輸出達(dá)到要求，增加了正反饋電阻，在這里因?yàn)椴环奖慵尤肽?shù)轉(zhuǎn)換器件，所以在電壓比較端加上一個(gè)1.25伏的電壓源，來起到等效的作用。比較器電路圖如圖5.3所示。圖5.3遲滯比較器仿真電路及仿真結(jié)果從仿真的波形來看，、驗(yàn)證了我們的理論計(jì)算的正確性。另外15級(jí)的輸入輸出經(jīng)過仿真也與理論值十分接近。表5.1門限電壓的步進(jìn)值與D/A輸出模擬量的關(guān)系D/A模擬輸出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模擬輸出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.875本系統(tǒng)共有8路獨(dú)立的數(shù)字信號(hào)輸入，另外有1路同步時(shí)鐘，各路均通過上面的電路進(jìn)行遲滯比較，所得結(jié)果均與表5.1的數(shù)據(jù)吻合，最后再接入到FPGA采集模塊?？傮w電路圖見附錄。5.2.2信號(hào)處理模塊仿真該部分均由fpga建立模塊來完成，具體仿真如下：(1)觸發(fā)判斷模塊該模塊的作用是不斷采集傳送過來的信號(hào)流，將8路信號(hào)的一次采集點(diǎn)組合成8bit數(shù)據(jù)，外部按鍵選擇觸發(fā)方式0和1，代表1級(jí)觸發(fā)或者3級(jí)觸發(fā)，按鍵輸入觸發(fā)電平，經(jīng)內(nèi)部采集保存，不斷與變化的8位信號(hào)進(jìn)行比較，在1級(jí)觸發(fā)方式下，只要傳輸過來的信號(hào)與設(shè)定的觸發(fā)信號(hào)吻合，立即輸出其地址編號(hào)，該模塊通過同步信號(hào)，與下面的模塊建立了編號(hào)同步，將輸出的編號(hào)送給最后的存儲(chǔ)模塊一起傳送給單片機(jī)。仿真圖形如圖5.4所示。圖5.4數(shù)據(jù)采集仿真時(shí)序在上圖中，第一行的chufa_in表示觸發(fā)信號(hào)的設(shè)定，我們分時(shí)設(shè)定了兩個(gè)不一樣的觸發(fā)信號(hào)，前期是8，后一個(gè)是12。sig_in表示信號(hào)輸入，我們?cè)O(shè)定為從1到16遞增變化，enable為同步信號(hào)，chufa_out則為觸發(fā)檢測輸出。從仿真的波形來看，觸發(fā)輸出在標(biāo)線之前的周期內(nèi)，只在信號(hào)序列到達(dá)8時(shí)，輸出8，第二個(gè)周期則在信號(hào)序列到達(dá)12后輸出12，說明內(nèi)部的計(jì)數(shù)與檢測完全正確，同時(shí)發(fā)現(xiàn)同步信號(hào)能夠在15出現(xiàn)后產(chǎn)生電平跳變，說明同步信號(hào)正常工作，這樣，便實(shí)現(xiàn)了對(duì)于1級(jí)觸發(fā)信號(hào)的檢測工作，至于3級(jí)觸發(fā)檢測，則選擇方式1，在檢測時(shí)方法大致相同，只要增加一個(gè)狀態(tài)機(jī)便可實(shí)現(xiàn)序列的檢測，這里不再贅述。(2)串行并行轉(zhuǎn)換模塊該模塊是承接上一模塊送過來的數(shù)據(jù)，并且與上一模塊通過同步信號(hào)進(jìn)行同步，目的是將單路的信號(hào)從串行轉(zhuǎn)換為并行，其中并行位寬為16，然后將處理好的信號(hào)送給下游的存儲(chǔ)和模塊，方便其處理。電路仿真圖如圖5.4所示，其中din為單路串行信號(hào)輸入口，dout為16位并行信號(hào)輸出口，enable為0時(shí)計(jì)數(shù)器清零。圖5.4串行并行轉(zhuǎn)換仿真時(shí)序從上圖可以看出，在時(shí)間標(biāo)尺之前為16位串行信號(hào)輸入，輸出始終為[00]，在標(biāo)尺之后則轉(zhuǎn)換為[1][3]輸出，不難知道其2進(jìn)制編碼為0000000100000011,與之前的串行信號(hào)完全吻合，第二個(gè)周期中輸出為[5][7],其2進(jìn)制編碼為0000010100000111也跟160us到320us之內(nèi)的輸入信號(hào)完全吻合。說明功能實(shí)現(xiàn)。存儲(chǔ)處理則是將上面的8個(gè)串并轉(zhuǎn)換模塊和得到的觸發(fā)信號(hào)拆分成8位的并行數(shù)據(jù)，按照一定的順序存儲(chǔ)起來，并且按照內(nèi)部時(shí)鐘給定的頻率，將存儲(chǔ)的信號(hào)一次傳送給與單片機(jī)通信的輸出口，這樣便完成的信號(hào)的所有處理。5.2.3單片機(jī)處理模塊仿真下圖是單片機(jī)模塊的protues仿真電路圖，該模塊包括了3個(gè)功能選擇按鍵，12864液晶顯示屏，和24c16靜態(tài)存儲(chǔ)芯片，以及51單片機(jī)等。圖5.5顯示與存儲(chǔ)模塊電路圖該模塊按照雙方編寫的協(xié)議不斷接收來自fpga處理過的數(shù)據(jù)流，并通過內(nèi)部程序?qū)⒅贿叴鎯?chǔ)到靜態(tài)存儲(chǔ)芯片，一邊顯示到液晶屏上面，由于fpga模塊在protues中無法實(shí)現(xiàn)整體仿真，所以該模塊無法在仿真中接受