模擬電路提取Verilog模型的方法

1、模塊電路提取Verilog模型的方法總結(jié)陳鋒2018-1-181. 在原理圖目錄，運行icfb。2. 選Tools - Library Manager 3. 在Library找到要提取的庫（一般是項目名稱），這里選NV3030A1P_GRAM。在Cell里選要提取的頂層模塊，這里選GRAM。View里選schematic，并右擊選open4. 在打開的原理圖Virtioso Schematic菜單里，選Tools - Simulation - NC-Verilog5. 在設(shè)置窗口里，Run Directory手工填入提取Verilog網(wǎng)表的目錄名，比如xxx/GRAM_run66. Top L

2、evel Design里，點Browser，選擇要提取的頂層，我們這里選擇與第3步相同的Library、Cell和View。如下圖，選好后點Close。7. 點左邊“跑步的人”來Initial Design。會看到“三個勾”（Generate Netlist）的圖標顯示出來了。8. 選Setup - Netlist 9. 設(shè)置提取參數(shù)。我們需要修改“Netlist These Views”和“Stop Netlisting at Views”，如下圖設(shè)置。另外時間和精度也可以在此設(shè)置，默認是1ns/1ns，是全局的設(shè)置。我建議不要修改，在生成Verilog Netlist后，手工修改一些特殊模

3、塊來提高精度即可。設(shè)置好后，點Apply，OK。10. 點擊“三個勾”生成Verilog Netlist。稍等片刻后，第三個圖標“模塊圖”顯示出來，說明網(wǎng)表也生成好。11. 我們進入GRAM_run6目錄，并進入子目錄ihnl。會看到很cdsxx開頭的文件夾，再看cdsxx目錄里面有個netlist文件。用文本編輯器打開netlist，你就看到了提取出來的Verilog網(wǎng)表了。12. 我們在GRAM_run6目錄里，用如下的命令來合并各個模塊的Verilog網(wǎng)表。find會查找到所以的名叫“netlist”的文件，用cat顯示出這些文件的內(nèi)容，再重定向到nv3030_sram.v。13. 用以

4、下命令檢查網(wǎng)表有無語法錯誤。verdi -2001 nologo nv3030_sram.v一般來說，我們網(wǎng)表提取到此結(jié)束。14. 但有時，我們還需要修改自動提取的網(wǎng)表。比如：a) 刪除共用的邏輯單元模塊，因為這些模塊很可能已經(jīng)手動寫好verilog形為級模型。b) 修改部分模塊的精度，因為某些延時模塊希望精確到100ps。下面是一個用python寫的示例腳本。使用方法simplify_sram_netlist.py -i -o #!/home/verify8/chenf/eda/Python-3.6.2/pythonimport sysimport osimport reimport get

5、opt#解析命令參數(shù)try: opts, args = getopt.getopt(sys.argv1:, hi:o:, ifile=, ofile=)except getopt.GetoptError: print(simplify_sram_netlist.py -i -o ) sys.exit(2)for opt, arg in opts: if opt = -h: print(simplify_sram_netlist.py -i -o ) sys.exit() elif opt in (-i, -ifile): ifileName = arg elif opt in (-o, -of

6、ile): ofileName = arg#讀入待修改的Verilog網(wǎng)表infile = open(ifileName, r)sfile = infile.read()infile.close()#此處指定要刪除的模塊名libMod = nand2_lv, delay3n, nand3_lv, ldecv4, nor3_lv, inv_lv, delay5n, delay500p, nand4_lv, tg_lv, dff_rl, bushold, dff_fl, mux2, delay1n, nor2_lv, rwckt, sramcell, inoutbufsMod = #分離成單個mo

7、duleallmodule = re.findall(r(module.*?endmodule), sfile, re.S)if not allmodule: print(Can not find any module!)else: for m in allmodule: searchModName = re.search(rmodules(w_+)s, m, re.S) mName = searchModName.group(1) if mName in libMod: #如果是指定要刪掉的模塊，則丟掉 continue else: if mName = rwckts0: #處理時間單位和精

8、度 strTimescale = timescale 1ns/100psn elif mName = inoutbuf: strTimescale = timescale 1ns/10psn else: strTimescale = timescale 1ns/1nsn #處理結(jié)束后，存入到sMode列表 sModmName = strTimescale + m + nn #對處理完的模塊，按模塊名排序 sModKeys = list(sMod.keys() sModKeys.sort() #把結(jié)果寫到新文件 outfile = open(ofileName, w) for k in sModKeys: outfile.write(sModk) outfile.flush() outfile.close() 15. 注意：a) 如果模擬電路里有functional View，則需要檢查提取的對應(yīng)模塊是網(wǎng)表和自己寫的verilog模型。b) 需要檢查Verilog網(wǎng)表里的晶體管級的模型，如nmos、pmos、cmos、tran等。并確認是否是必須的，如果不是請?zhí)鎿Q成形為級模型。因為晶體管級模型仿真會慢很多。c) 確認是否包含沒有邏輯功能的驅(qū)動Buffer（如，兩級反相器）。一般模塊電路里會包含大量的