ARM存儲(chǔ)器結(jié)構(gòu)

1、ARM存儲(chǔ)器結(jié)構(gòu) 2.6 ARM存儲(chǔ)器結(jié)構(gòu) ARM架構(gòu)的處理器的存儲(chǔ)器尋址空間有232=4G字 節(jié)，該存儲(chǔ)空間可以分為可快存/可緩沖(Cacheable /Bufferable)區(qū)域和不可快存/不可緩沖區(qū)域。 ARM架構(gòu)的處理器，有的帶有指令快存（I-Cache） 和數(shù)據(jù)快存（D-Cache）；但是，片內(nèi)都不帶有片內(nèi) RAM和片內(nèi)ROM。系統(tǒng)所需的RAM和ROM（包括閃存 FLASH）都通過(guò)總線處接；故有的片內(nèi)還帶有存儲(chǔ)器 管理單元MMU（Memory Management Unit）。ARM架構(gòu) 處理器還允許外接PCMCIA。 ARM存儲(chǔ)器結(jié)構(gòu) 2.6.1 ARM Cache結(jié)構(gòu) Cache

2、是一種小容量，高速度的存儲(chǔ)器， 用于處理器與主存儲(chǔ)器之間，存放當(dāng)前被 使用的主存部分內(nèi)容，以減少訪問(wèn)主存的 等待時(shí)間。 ARM存儲(chǔ)器結(jié)構(gòu) Cache結(jié)構(gòu)性能 無(wú)Cache1 I-Cache(only)1.95 D-Cache(only)1.13 I-Cache和 D-Cache 2.5 表2-4 Cache 性能 161電影網(wǎng)電影網(wǎng)整理發(fā)布整理發(fā)布 ARM存儲(chǔ)器結(jié)構(gòu) 常用的Cache有兩類：指令和數(shù)據(jù)統(tǒng)一的 Cache；以及指令和數(shù)據(jù)分離的I-Cache與D- Cache。新型的ARM架構(gòu)處理器較多采用了I- Cache與D-Cache的獨(dú)立塊存結(jié)構(gòu)，如Intel公 司的SA1110處理器內(nèi)含

3、16K字節(jié)I-Cache和8K字 節(jié)D-Cache。 1. Cache的分類和結(jié)構(gòu) ARM存儲(chǔ)器結(jié)構(gòu) address instructions cache memory copies of instructions data 00.00 16 FF.FF16 instructions copies of data registers processor instructions address and data and data 圖2-19 統(tǒng)一Cache的結(jié)構(gòu)示意圖 ARM存儲(chǔ)器結(jié)構(gòu) address data cache 00.0016 FF.FF16 copies of data regi

4、sters processor dataaddress address instructionsaddress cache copies of instructions instructions memory instructions data 圖2-18 分離Cache的結(jié)構(gòu)示意圖 ARM存儲(chǔ)器結(jié)構(gòu) 2. Cache的放置安排 快存Cache的放置是主存地址與快存 Cache單元之間的映像機(jī)制。常用的方法 有直接映像（Direct-mapped）、組相聯(lián) （set-associative）和全相聯(lián)（Fully associative）等。 ARM存儲(chǔ)器結(jié)構(gòu) a) 直接映射 直接映像的方式是給

5、定的內(nèi)存塊僅能 放在一個(gè)特定的Cache塊中?？捎萌舾傻?位地址直接訪問(wèn)Cache項(xiàng)，其余的高位地 址與Cache項(xiàng)中的地址標(biāo)識(shí)（tag）進(jìn)行比 較。若比較相等且有效位為“1”，則為 “命中(hit)”,這是最簡(jiǎn)單的放置算法。 未命中則為“失效（miss）”。 ARM存儲(chǔ)器結(jié)構(gòu) 直接映像 ARM存儲(chǔ)器結(jié)構(gòu) 圖2-21 直接映像的Cache機(jī)制 data RAMtag RAM comparemux datahit addressIndexTag 4919 16byte ARM存儲(chǔ)器結(jié)構(gòu) 優(yōu)點(diǎn)： 實(shí)現(xiàn)簡(jiǎn)單 訪問(wèn)Cache速度快 缺點(diǎn)： 某些情況下命中率很低 ARM存儲(chǔ)器結(jié)構(gòu) b) 組相聯(lián)映像 組相

6、聯(lián)映像也使用低位地址直接訪問(wèn)Cache 項(xiàng)，但它選中的是一個(gè)組，組內(nèi)包含有兩塊或 多個(gè)塊。給定的內(nèi)存塊可以放在選中組中的任 意一塊內(nèi)。一組內(nèi)的塊數(shù)，一般稱為相聯(lián)度或 相連路數(shù)（way）。選中一組后，組內(nèi)所有項(xiàng) 的標(biāo)識(shí)同時(shí)進(jìn)行比較，如果有一個(gè)匹配，則 “命中”。與組相聯(lián)映像實(shí)際上是靠比較器的 個(gè)數(shù)據(jù)及增寬Cache位來(lái)降低Cache塊的沖突。 ARM存儲(chǔ)器結(jié)構(gòu) 組相聯(lián)映像 ARM存儲(chǔ)器結(jié)構(gòu) 圖2-22二路組相聯(lián)的示意圖 data RAMtag RAM comparemux address data RAMtag RAM comparemux data hit TagIndex 820 ARM存儲(chǔ)

7、器結(jié)構(gòu) c) 全相聯(lián) 全相聯(lián)映像方式是給定的主存塊可以放 在Cache的任意一塊中，用內(nèi)容尋址存儲(chǔ)器 CAM（Content Addressed Memory,或稱為相 聯(lián)存儲(chǔ)器）來(lái)實(shí)現(xiàn)，送來(lái)的地址與Cache所有 項(xiàng)中的地址標(biāo)識(shí)作比較，以判斷是否“命 中”。 ARM存儲(chǔ)器結(jié)構(gòu) 全相聯(lián)映像 ARM存儲(chǔ)器結(jié)構(gòu) data RAMtag CAM mux datahit address 圖2-23 全相聯(lián)的示意圖 ARM存儲(chǔ)器結(jié)構(gòu) 優(yōu)點(diǎn)： 命中率高 缺點(diǎn)： CAM訪問(wèn)速度慢； 結(jié)構(gòu)復(fù)雜，占用芯片資源多。 ARM存儲(chǔ)器結(jié)構(gòu) 3. Cache的替換算法 當(dāng)發(fā)生Cache不命中時(shí)，必須選擇被 替換的項(xiàng)。常用

8、的算法有隨機(jī)法、近期 最少使用LRU（Least Recently Used） 法、循環(huán)（Round-robin）法和鎖操作法。 ARM存儲(chǔ)器結(jié)構(gòu) a) 隨機(jī)法 從Cache中的各行中隨機(jī)選取一行進(jìn)行淘 汰，可選擇一隨機(jī)事件作為替換的依據(jù)，如可 用系統(tǒng)實(shí)時(shí)時(shí)鐘的低幾位。 ARM存儲(chǔ)器結(jié)構(gòu) b) 近期最少使用LRU法 Cache控制器設(shè)置訪問(wèn)標(biāo)識(shí)，以記錄數(shù)據(jù) 在某一段時(shí)間內(nèi)被訪問(wèn)的次數(shù)，當(dāng)需要淘汰時(shí)， 則淘汰近期最少使用的那一行。 ARM存儲(chǔ)器結(jié)構(gòu) c) 循環(huán)法 此方法類似于先進(jìn)先出FIFO法，Cache 控 制器設(shè)置特殊的時(shí)間標(biāo)識(shí)，以記錄數(shù)據(jù)在 Cache中存放時(shí)間，當(dāng)需要淘汰時(shí)，則淘汰進(jìn) 入

9、Cache時(shí)間最長(zhǎng)的那一行。 循環(huán)法結(jié)構(gòu)簡(jiǎn)單，速度快，ARM架構(gòu)的處 理器大多采用該淘汰算法。 ARM存儲(chǔ)器結(jié)構(gòu) c) 鎖操作 循環(huán)法對(duì)Cache中代碼或數(shù)據(jù)不分常用還是非常用的， 都一樣地參與循環(huán)淘汰，很明顯該淘汰替代算法的效 率不及LRU法。為了彌補(bǔ)其不足，ARM架構(gòu)中許多高性 能處理器核采用了鎖操作。 在一些常用的代碼或數(shù)據(jù)加上鎖放入指令Cache或 數(shù)據(jù)Cache中，可免于頻繁地淘汰替代，從而可提高系 統(tǒng)的效率。但是，鎖操作也會(huì)給Cache帶來(lái)了一些缺陷， 無(wú)形之中縮小了相應(yīng)Cache的容量；故需及時(shí)對(duì)已上鎖 的目前不常用的代碼或數(shù)據(jù)進(jìn)行解鎖。 ARM存儲(chǔ)器結(jié)構(gòu) 4. 存儲(chǔ)器寫策略 產(chǎn)

10、生的結(jié)果數(shù)據(jù)要寫到存儲(chǔ)器中， 有多種方式進(jìn)行處理。一般分為：寫直 達(dá)（Write-through）、通過(guò)緩存寫和寫 回（Write-back）三種方式。 ARM存儲(chǔ)器結(jié)構(gòu) a) 寫直達(dá) 當(dāng)要寫Cache時(shí)，數(shù)據(jù)同時(shí)寫回主存儲(chǔ)器。 優(yōu)點(diǎn)是簡(jiǎn)單易實(shí)現(xiàn)；缺點(diǎn)是寫存儲(chǔ)器的速度較 慢，影響處理器的效率。 ARM存儲(chǔ)器結(jié)構(gòu) b) 通過(guò)緩存寫 可先高速把數(shù)據(jù)寫至緩存，在下一個(gè)操作 時(shí)再把數(shù)據(jù)送至主存儲(chǔ)器。 優(yōu)點(diǎn)是在寫操作 不是很頻繁的時(shí)候，提高處理器效率。但是如 果有連續(xù)的寫操作發(fā)生時(shí)，處理器仍然要等待。 ARM存儲(chǔ)器結(jié)構(gòu) c) 寫回 寫回（有時(shí)也稱Copy-back）是當(dāng)處理器 更新Cache的某一行后，

11、相應(yīng)間數(shù)據(jù)并不立即 寫回主存儲(chǔ)器單元，而當(dāng)該行被從Cache淘汰 時(shí)，才把數(shù)據(jù)寫回主存儲(chǔ)器中。 ARM存儲(chǔ)器結(jié)構(gòu) 5. ARM的Cache設(shè)計(jì) associativity (ways) 1 2 4 8 16 32 64 128 256 performance bandwidth 0 0.5 1 1.5 2 2.5 圖2-24 Cache關(guān)聯(lián)度的系統(tǒng)性能及帶寬 ARM存儲(chǔ)器結(jié)構(gòu) Cache性能改進(jìn)的途徑： 降低失效率 減少失效開(kāi)銷 減少命中時(shí)間 ARM存儲(chǔ)器結(jié)構(gòu) a) 降低失效率 產(chǎn)生Cache失效原因有強(qiáng)制性失效(需從主 存儲(chǔ)器調(diào)入Cache)、容量失效（所需的塊/行不 能全部調(diào)至Cache）

12、和沖突失效（某塊/行被替 換，后又被重新訪問(wèn)）。 改進(jìn)方法： 增加Cache中行/塊的大小來(lái)減少?gòu)?qiáng)制性失效。 提高相聯(lián)度來(lái)減少?zèng)_突失效。 硬件預(yù)取技術(shù) ARM存儲(chǔ)器結(jié)構(gòu) b) 減少失效開(kāi)銷 ARM架構(gòu)采用了非阻塞（nonblocking） Cache技術(shù)。Cache在失效時(shí)，仍然允許處理器 進(jìn)行其他命中的訪問(wèn)。這種“失效下命中” （hit under miss）不是完全拒絕處理器的訪 問(wèn)，而是能處理部分訪問(wèn)，從而減少了實(shí)際的 Cache失效開(kāi)銷。 此外，還可以采用“讓讀失效優(yōu)于寫”和 二級(jí)Cache技術(shù)來(lái)減少Cache失效開(kāi)銷 ARM存儲(chǔ)器結(jié)構(gòu) b) 減少命中時(shí)間 Cache命中時(shí)間會(huì)影響到處

13、理器的時(shí)鐘頻率。 在許多處理器設(shè)計(jì)中，往往是Cache的訪問(wèn)時(shí)間 限制了處理器的時(shí)鐘頻率。因此，減少Cache命 中時(shí)間，不但可提高Cache性能，還能提高系統(tǒng) 運(yùn)行速度。 ARM存儲(chǔ)器結(jié)構(gòu) data RAM 1024 x 32 -bit word decode virtual address 1:0 3:2 9:4 0124531 hitdata 9:0 byte addresses 36 enable tag CAM 64 entry tag CAM 64 entry tag CAM 64 entry tag CAM 64 entry user/supervisor 圖2-25 ARM3的

14、Cache結(jié)構(gòu) ARM存儲(chǔ)器結(jié)構(gòu) 2.7 ARM存儲(chǔ)器管理單元MMU logical address page directory page table page frame 3122 2112 110 data 圖2-26 二級(jí)頁(yè)表存儲(chǔ)器尋址示意圖 ARM存儲(chǔ)器結(jié)構(gòu) ARM架構(gòu)處理器中的存儲(chǔ)粒度（memory granularity）根據(jù)不同的應(yīng)用方式，可有大 頁(yè)（64K字節(jié)）、小頁(yè)（4K字節(jié)）和微小頁(yè) （Tiny Pages, 1K字節(jié)）和段（Sections,1M 字節(jié)）。常用的是4K字節(jié)小頁(yè)面。至于大頁(yè)和 段則用于大數(shù)據(jù)領(lǐng)域，64K字節(jié)的大頁(yè)可以分 成4個(gè)16K子頁(yè)。 ARM存儲(chǔ)器結(jié)構(gòu)

15、 1. CP15 MMU寄存器 R0R0：IDID寄存器（只讀）寄存器（只讀） R1R1： 控制寄存器（控制寄存器（V3V3版：只寫；版：只寫；V4V4版可讀版可讀/ /寫）寫） R2R2：地址變換表基址（：地址變換表基址（V3V3版，只寫；版，只寫；V4V4版，可讀版，可讀/ /寫）寫） 31 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 31 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 000000000000RRRRV VI IZ ZF FR RS SB BL LD DP PW WC CA AM M 31 14 13 0 Tr

16、anslation table base address000 位31：14提供了18位地址變換表的基址，基定位界限為16K字節(jié)。 ARM存儲(chǔ)器結(jié)構(gòu) 4 4）R3R3：域訪問(wèn)控制寄存器（：域訪問(wèn)控制寄存器（V3V3版，只寫；版，只寫；V4V4版，可讀版，可讀/ /寫）寫） 5 5）R5R5：故障狀態(tài)寄存器（：故障狀態(tài)寄存器（V3V3版，只讀；版，只讀；V4V4版，可讀版，可讀/ /寫）寫） 6 6）R6R6：故障地址寄存器（：故障地址寄存器（V3V3版，只讀；版，只讀；V4V4版，可讀版，可讀/ /寫）寫） 7 7）R7R7：快存：快存CacheCache操作（操作（V3V3版，只讀；版，只讀

17、；V4V4版，可讀版，可讀/ /寫）寫） 8) R88) R8：變換后備緩沖器：變換后備緩沖器TLBTLB操作（操作（V4V4版有效）版有效） 9) R99) R9：讀緩沖操作：讀緩沖操作 10)R1010)R10：變換后備緩沖器：變換后備緩沖器TLBTLB鎖住鎖住 11)R1311)R13：進(jìn)程：進(jìn)程IDID映像映像 12)R1412)R14：調(diào)試支持：調(diào)試支持 13)R1513)R15：測(cè)試和時(shí)鐘控制：測(cè)試和時(shí)鐘控制 ARM存儲(chǔ)器結(jié)構(gòu) 2.第一級(jí)描述符（first-level descriptors) 存儲(chǔ)器管理的段/頁(yè)尋址中的段表/頁(yè) 表都放在存儲(chǔ)器中。第一級(jí)描述符表示的 是表的基址、域

18、、訪問(wèn)權(quán)限以及有關(guān)特性。 第一級(jí)描述符也放在存儲(chǔ)器中，該變換表 （translation table）由CP15協(xié)處理器的寄 存器給出，而表格索引則由虛擬地址31： 20給出 。 ARM存儲(chǔ)器結(jié)構(gòu) 3120 190 table index 3114 130 translation table base address table index 3114 132 10 translation table base address 0 3120 1912 11 10 985 432 10 coarse page table base address 0 0 0 0 0 0 0 0 0 0sectio

19、n base address domain1 0 00 1 0 domainAP1 01 C B virtual address CP15 register 2 memory access fine page table base addressdomain0 0 01 11 0 0 圖2-28 第一級(jí)描述符 ARM存儲(chǔ)器結(jié)構(gòu) section index 3120 190 table index 3114 130 translation table base address table index 3114 1321 0 translation table base address 3120

20、1912 11 10 9854 321 0 0 0 0 0 0 0 0 0 0 0section base address0 domainAP1 0? C B virtual address CP15 register 2 memory access section index 3120 190 section base address 310 data memory access 圖2-29段式尋址示意圖 3.段尋址（Section addressing） ARM存儲(chǔ)器結(jié)構(gòu) 4. 二級(jí)頁(yè)式尋址 二級(jí)頁(yè)式尋址就是要進(jìn)行兩次頁(yè)查表： 第一次查出第一級(jí)描述符，然后根據(jù)組合 的地址再進(jìn)行第二次查表得

21、到第二級(jí)描述 符，最后形成真正的存儲(chǔ)器物理地址進(jìn)行 數(shù)據(jù)的讀寫。 ARM存儲(chǔ)器結(jié)構(gòu) page table index 3120 1912 110 first level table index 3114130 translation table base address table index 3114132 10 translation table base address 3110 985 42 10 0 0 page table base address0 domain0 1? virtual address CP15 register 2 memory access page tabl

22、e index 3110 92 10 page table base address 3112 1110 98 765 432 10 page base address memory access page offset 0 0 AP2AP1AP31 0AP0C B 310 data Memory amcess page offset 3112 110 page base address 圖2-30 二級(jí)頁(yè)式尋址示意圖 ARM存儲(chǔ)器結(jié)構(gòu) 二級(jí)頁(yè)描述符格式 ARM存儲(chǔ)器結(jié)構(gòu) 5. 存取權(quán)限 域（Domain）是一組具有特定訪問(wèn)權(quán)限的段/頁(yè)。 這樣可以允許多個(gè)不同過(guò)程使用同一個(gè)轉(zhuǎn)換表執(zhí)行， 同時(shí)不

23、同程序之間又有一些保護(hù)。這是一種比較方 便的過(guò)程切換機(jī)制，不必使每個(gè)過(guò)程都有自己的轉(zhuǎn) 換表。 每個(gè)段和子頁(yè)的存取權(quán)限AP位與域信息一起用 于第一級(jí)描述符中，域控制信息在CP15的R3寄存器 中，CP15的R1寄存器中的S和R位與處理器的用戶/管 理者狀態(tài)來(lái)決定是否允許對(duì)所尋址單元進(jìn)行讀/寫。 ARM存儲(chǔ)器結(jié)構(gòu) 6. Virtual Cache TLB項(xiàng) 虛頁(yè)號(hào)有效位實(shí)頁(yè)號(hào) Cache 虛頁(yè)號(hào)有效位實(shí)頁(yè)號(hào) 比較 TLB命中 比較 Cache命中 虛頁(yè)號(hào)頁(yè)內(nèi)偏移量 TAG 塊字字節(jié) 實(shí)頁(yè)號(hào) 頁(yè)內(nèi)偏移量 實(shí)地址 多路選擇器 字 來(lái)自處理機(jī)的虛地址 圖2-32 物理地址Cache與TLB ARM存儲(chǔ)器

24、結(jié)構(gòu) TLB項(xiàng) 虛頁(yè)號(hào)有效位實(shí)頁(yè)號(hào) Cache 虛頁(yè)號(hào)有效位實(shí)頁(yè)號(hào) 比較 TLB命中 比較 Cache命中 實(shí)地址 多路選擇器 字 來(lái)自處理機(jī)的虛地址 TAG 塊字字節(jié) 實(shí)頁(yè)號(hào)頁(yè)內(nèi)偏移量 虛頁(yè)號(hào) 頁(yè)內(nèi)偏移量 圖2-34 虛擬Cache示意圖 ARM存儲(chǔ)器結(jié)構(gòu) 2.8 地址變換后備緩沖器地址變換后備緩沖器TLBTLB 由于目錄項(xiàng)和頁(yè)表都存放在主存中，從邏輯地 址變換至真正物理地址需讀2次主存。因此，在邏輯 地址與物理地址之間插入了一個(gè)地址變換后備緩沖 器TLB（Translation Look-aside Buffer） ARM存儲(chǔ)器結(jié)構(gòu) logical address 3112 110 phy

25、sical address 3112 110 logical page number physical page number hit 圖2-27 地址變換后備緩沖器TLB ARM存儲(chǔ)器結(jié)構(gòu) 2.9 ARM的I/O結(jié)構(gòu) ARM架構(gòu)中的處理器核和處理器內(nèi)核一般都沒(méi)有 直接的I/O部件和模塊，構(gòu)成ARM架構(gòu)的處理器中的 I/O可通過(guò)AMBA總線來(lái)擴(kuò)充。 存儲(chǔ)器映像存儲(chǔ)器映像I/OI/O 直接存儲(chǔ)器存取直接存儲(chǔ)器存取DMADMA 中斷中斷IRQIRQ和快速中斷和快速中斷FIQFIQ ARM存儲(chǔ)器結(jié)構(gòu) 2.10 ARM協(xié)處理器接口 ARM為了便于片上系統(tǒng)SOC的設(shè)計(jì)，ARM處 理器內(nèi)核盡可能精簡(jiǎn)，要增

26、加系統(tǒng)的功能，可 以通過(guò)協(xié)處理器來(lái)實(shí)現(xiàn)。協(xié)處理器接口可以看 作ARM內(nèi)部總線的擴(kuò)展，ARM處理器內(nèi)核能通過(guò) 協(xié)處理器指令對(duì)協(xié)處理器進(jìn)行操作。 在邏輯上，ARM可以擴(kuò)展16個(gè)協(xié)處理器， 每個(gè)協(xié)處理器可有16個(gè)寄存器。 ARM存儲(chǔ)器結(jié)構(gòu) 表2-6協(xié)處理器 協(xié)處理器號(hào)功能 15系統(tǒng)控制 14調(diào)試控制器 13-8保留 7-4用戶 3-0保留 ARM存儲(chǔ)器結(jié)構(gòu) ARM處理器內(nèi)核與協(xié)處理器接口信號(hào)有以下4類： 時(shí)鐘和時(shí)鐘控制信號(hào)：MCLK、nWAIT、nRESET 流水線跟隨信號(hào)：nMREQ、SEQ、nTRANS、nOPC、 TBIT 應(yīng)答信號(hào)：nCPI、CPA、CPB 數(shù)據(jù)信號(hào)：D31：0、DIN31：

27、0、DOUT31：0 ARM存儲(chǔ)器結(jié)構(gòu) 2.11 ARM AMBAARM AMBA接口接口 ARM處理器內(nèi)核可以通過(guò)先進(jìn)微控制器總 線架構(gòu)AMBA（Advanced Microcontroller Bus Architecture）來(lái)擴(kuò)展不同體系架構(gòu)的宏單元 及I/O部件。 AMBA有先進(jìn)高性能總線AHB（Advanced High-performance Bus）、先進(jìn)系統(tǒng)總線ASB （Advanced System Bus）和先進(jìn)外圍總線APB （Advanced Peripheral Bus）等三類總線。 ARM存儲(chǔ)器結(jié)構(gòu) external bus interface ARM core/

28、CPU on-chip RAM bridge APB AHB or ASB test i/f ctrl DMA controller parallel i/f timer UART 圖2-35 典型的基于AMBA的系統(tǒng) ARM存儲(chǔ)器結(jié)構(gòu) 1.先進(jìn)系統(tǒng)總線先進(jìn)系統(tǒng)總線ASBASB ASB是目前ARM常用的系統(tǒng)總線，用來(lái)連 接高性能系統(tǒng)模塊，它支持突發(fā)（burst）方 式數(shù)據(jù)傳送?？芍С侄嘀鳈C(jī)。 ARM存儲(chǔ)器結(jié)構(gòu) 1. 先進(jìn)系統(tǒng)總線先進(jìn)系統(tǒng)總線ASBASB ASB是目前ARM常用的系統(tǒng)總線，用來(lái)連 接高性能系統(tǒng)模塊，它支持突發(fā)（burst）方 式數(shù)據(jù)傳送。總線寬度為32bits，可支持多 主機(jī)系統(tǒng)

29、。 ARM存儲(chǔ)器結(jié)構(gòu) 2.先進(jìn)高性能總線先進(jìn)高性能總線AHB AHB 先進(jìn)高性能總線AHB不但支持突發(fā)方式的數(shù)據(jù)傳送； 還支持分離式總線事務(wù)處理，以進(jìn)一步提高總線的利用效 率。 與ASB相比，先進(jìn)高性能總線AHB有以下不同： 在分離式總線處理中，在數(shù)據(jù)傳輸時(shí)，從設(shè)備即使響應(yīng)很 慢，也不會(huì)一直占用總線，從而可進(jìn)一步提高總線利用率。 AHB用單時(shí)鐘邊沿來(lái)控制所有的操作、輔助綜合和設(shè)計(jì)驗(yàn) 證（通過(guò)靜態(tài)時(shí)態(tài)分析儀及類似工具）。 AHB采用三態(tài)器件實(shí)現(xiàn)中央多路復(fù)用總線，它與雙向總線 相比，可很方便插入中繼器（repeater）來(lái)擴(kuò)展系統(tǒng)。 AHB可支持64位或128位高數(shù)據(jù)帶寬傳輸。 ARM存儲(chǔ)器結(jié)構(gòu)

30、3. 先進(jìn)外圍總線先進(jìn)外圍總線APB APB 先進(jìn)外圍總線APS為外圍宏單元提供了 簡(jiǎn)單的接口。也可以把APS看作為先進(jìn)系統(tǒng) 總線ASB的余部，為外圍宏單元提供了最簡(jiǎn) 易的接口。 ARM存儲(chǔ)器結(jié)構(gòu) 2.12 ARM JTAG ARM JTAG 調(diào)試接口調(diào)試接口 由測(cè)試訪問(wèn)端口TAP（Test Access Port）控制器、旁路（Bypass）寄存器、 指令寄存器和數(shù)據(jù)寄存器，以及與JTAG接 口兼容的ARM架構(gòu)處理器組成。 ARM存儲(chǔ)器結(jié)構(gòu) TAP控制器 指令寄存器 邊界掃描寄存器 旁路寄存器 ID寄存器 專用數(shù)據(jù)寄存器 TDI TDO TMS TCK TRST 圖2-37 JTAG 調(diào)試接

31、口示意圖 ARM存儲(chǔ)器結(jié)構(gòu) 引腳名類型定義 TCK輸入 測(cè)試時(shí)鐘，在TCK時(shí)鐘的同步作用下，通過(guò)TDI和TDO引腳串行移入/ 移出數(shù)據(jù)或指令；同時(shí)，也為測(cè)試訪問(wèn)端口TAP控制器的狀態(tài)機(jī)提 供時(shí)鐘。 TMS輸入測(cè)試模式選擇信號(hào)，控制測(cè)試接口狀態(tài)機(jī)的操作。 TDI輸入 測(cè)試數(shù)據(jù)輸入線，其串行輸入數(shù)據(jù)送至邊界掃描寄存器或指令寄存 器（由TAP控制器的當(dāng)前狀態(tài)及已保存在指令寄存器中的指令來(lái)控 制）。 TDO輸出 測(cè)試數(shù)據(jù)輸出線，把從邊界掃描鏈采樣的數(shù)據(jù)傳播至串行測(cè)試電路 中的下一個(gè)芯片。 TRST輸入測(cè)試復(fù)位輸入信號(hào)，測(cè)試接口初始化。 ARM存儲(chǔ)器結(jié)構(gòu) ARM處理器核嵌入了Embedded-ICE模

32、塊，該模塊包含了2個(gè)觀察點(diǎn)（Watch point）寄存器和控制與狀態(tài)寄存器。當(dāng)觀 察點(diǎn)寄存器的值與地址、數(shù)據(jù)和控制信號(hào) 匹配時(shí)，觀察點(diǎn)寄存器能中止ARM處理器運(yùn) 行。當(dāng)指令在ROM或RAM中執(zhí)行時(shí)，可以把 觀察點(diǎn)寄存器配置為斷點(diǎn)寄存器，從而能 暫停處理器運(yùn)行。 ARM存儲(chǔ)器結(jié)構(gòu) EmbeddedICE Trace port analyzer ARM core Embedded trace macrocell EmbeddedICE JTAG TAP JTAG port Trace port host system System on chip data address control con

33、troller 圖2-40 實(shí)時(shí)調(diào)試的結(jié)構(gòu)圖 ARM存儲(chǔ)器結(jié)構(gòu) 2.13 ARMARM架構(gòu)產(chǎn)品架構(gòu)產(chǎn)品 ARM架構(gòu)的處理器內(nèi)核有 ARM7TDMI、ARM8、ARM9TDMI、 ARM10TDMI及StrongARM(SA-1) 等。 ARM存儲(chǔ)器結(jié)構(gòu) 1. 處理器內(nèi)核ARM7TDMIARM7TDMI JTAG TAP controller Embedded processor core TCK TMSTRST TDI TDO D31:0 A31:0 opc, r/w, mreq, trans, mas1:0 other signals scan chain 0 scan chain 2 sc

34、an chain 1 extern0 extern1 ICE bus splitter Din31:0 Dout31:0 圖2-41 ARM7TDMI體系結(jié)構(gòu)圖 ARM存儲(chǔ)器結(jié)構(gòu) mreq seq lock Dout31:0 D31:0 r/w mas1:0 mode4:0 trans abort opc cpi cpa cpb memory interface MMU interface coprocessor interface mclk wait eclk isync bigend enin irq q reset enout abe Vdd Vss clock control configuration interrupts initialization bus contro