《VCS-仿真驗(yàn)證》ppt課件

1、Verification IntroductionOverviewVerilog 仿真層次驗(yàn)證是確保設(shè)計(jì)和預(yù)定的設(shè)計(jì)期望一致的過程。OverviewVerilog 仿真流程duttestbenchToolContentlTestbenchlToolslModule SimulationlSOC Top SimulationlCoveragelNet SimulationTestbenchl編寫測(cè)試文件testbenchl產(chǎn)生鼓勵(lì)l將輸入加到測(cè)試模塊并搜集其輸出呼應(yīng)l將呼應(yīng)輸出與期望值進(jìn)展比較DirectRandomTestbench:simple exampleDUTTestbenchSyst

2、erm task/functionl$display/$write/$monitorl$readmemh/$readmembl$time/$realtimel$finish/$stopl$randoml$fopen/$fcloseTestbenchToolsl編譯仿真工具lSynopsys VCSlMentor ModelSimlCadence nc-veriloglCadence Verilog-XLl波形工具lVirSimlDebussyTools:VCSl編譯lvcs compile_options verilog_filesl仿真lsimv run_optionsl 例子lvcs mu

3、l3.v mul3_test.vlsimvTools:VCS參數(shù)l+v2k -sverilogl支持 Std 4-2001 verilog/systerm verilog規(guī)范l-f filenamel編譯的rtl文件列表l-Mupdatel增量編譯l+define+macrol預(yù)編譯宏定義Tools:VCS參數(shù)l+incdir+directory /+libext+extension / +libverboselinclude文件搜索目錄/指定搜索文件內(nèi)型/找到文件顯示信息l-y directoryl指定verilog庫目錄l-v filenamel指定verilog庫文件l+vcs+lic+

4、waitlvcs等待licenseTools:VCS參數(shù)l-l filenamel指定vcs log信息文件名l-o filenamel指定輸出的可執(zhí)行文件的名字,缺省是simvl-Rl在編譯完成后立刻執(zhí)行仿真l-P filenamel指定PLI列表文件，通常為.tab/.a/.o文件Tools:VCS參數(shù)l+notimingcheck +nospecify +no_pulse_msgl 不進(jìn)展時(shí)序檢查；但是還是把path延時(shí)參與仿真中l(wèi) 不進(jìn)展時(shí)序檢查和途徑延時(shí)計(jì)算l 不報(bào)pulse error信息 l-notice / +lint=alll顯示詳盡的診斷信息/輸出警告信息，比如bad co

5、de style，但并不是錯(cuò)誤信息l-timescale=1ns/1psl指定時(shí)間和精度Tools:VCS參數(shù)l+delay_mode_zerolpath delay為0，即一切# x無效l-timescale=1ns/1psl指定時(shí)間單位和精度l-RPP / -PPl編譯成VirSim的可執(zhí)行文件vcd/vpdl調(diào)用VirSim圖形界面，對(duì)vpd/vcd文件處置。l-VlVerbose mode。會(huì)在仿真開頭打印vcs版本信息。Module/Top SimulationModule/Top Simulation模塊仿真與頂層仿真的區(qū)別是產(chǎn)生鼓勵(lì)的方式不同模塊仿真：經(jīng)過AMBA接口產(chǎn)生鼓勵(lì)，包

6、括AHB/APB優(yōu)點(diǎn)是直接快速，可對(duì)模塊進(jìn)展大量細(xì)節(jié)測(cè)試主要用于模塊設(shè)計(jì)初期頂層仿真：頂層仿真經(jīng)過C編程，把編譯好的二進(jìn)制文件用$readmemh/$readmemb讀入ROM/FLASH中，經(jīng)過CPU的運(yùn)轉(zhuǎn)產(chǎn)生鼓勵(lì)主要用于設(shè)計(jì)后期Module Simulation:APB WriteModule Simulation:APB ReadModule Simulation:AHBModule SimulationModule SimulationModule SimulationlVpd波形：-PP lDebussy波形：-PSOC Top Simulationl頂層仿真經(jīng)過C編程，把編譯好的二

7、進(jìn)制文件用$readmemh/$readmemb讀入ROM/FLASH中，經(jīng)過CPU的運(yùn)轉(zhuǎn)產(chǎn)生鼓勵(lì)l仿真較慢，但可模擬CPU真實(shí)運(yùn)轉(zhuǎn)Coverage一個(gè)模塊怎樣才算驗(yàn)證充分？功能覆蓋率line：行覆蓋率cond：條件覆蓋率fsm：形狀機(jī)覆蓋率tgl：翻轉(zhuǎn)覆蓋率Coverage翻轉(zhuǎn)覆蓋率：就是信號(hào)0-1/10的翻轉(zhuǎn)情況Coverage形狀覆蓋率：形狀機(jī)中各個(gè)形狀的覆蓋情況Coverage統(tǒng)計(jì)l-cm line|cond|fsm|tgll指定要測(cè)試的覆蓋率l-cm_dirl指定存放的目錄，默以為simv目錄l-cm_namel指定存放的名字l-cm_hier config_filel經(jīng)過confi

8、g_file指定需求做coverage的范圍Coverage統(tǒng)計(jì)需求統(tǒng)計(jì)以上列出文件的行/條件/形狀機(jī)/翻轉(zhuǎn)覆蓋率Coverage統(tǒng)計(jì)l仿真完成后會(huì)在指定目錄下產(chǎn)生：lcoverage/db/report三個(gè)目錄lreport目錄可看生成的txt報(bào)告l可用GUI翻開coverage中的name.line,name.cond,name.fsm,name.tgl查看具覆蓋情況l-cm_ppl 啟動(dòng)cmView的GUI界面Coverage提高l鼓勵(lì)的產(chǎn)生，有direct和random兩種l用random提高覆蓋率l用direct補(bǔ)充覆蓋率l$randoml 產(chǎn)生隨機(jī)數(shù)的系統(tǒng)函數(shù)，前往一個(gè)32bit的

9、帶符號(hào)整數(shù)。l$random(seed)l以seed為種子，產(chǎn)生一個(gè)偽隨機(jī)數(shù)Net SimulationlPre net simultationl 不思索電路的門延遲與線延遲，重點(diǎn)在察看電路的行為與設(shè)計(jì)想象rtl功能能否一致lPost net simulationl 參與了電路延遲，重點(diǎn)在檢查電路的時(shí)序信息能否正確Pre Simulationl與rtl仿真類似，只是DUT由rtl code變成了網(wǎng)表l需求指定網(wǎng)表調(diào)用的庫器件lvcs -v Post Simulation 后仿所需求的時(shí)序信息用sdf文件提供，包括設(shè)計(jì)中每個(gè)單元的時(shí)序信息，根本的時(shí)序數(shù)據(jù)由以下部分組成：IOpath延遲Interconnect延遲Setup時(shí)序檢查Hold時(shí)序檢查Pulse widthPost Simulationl根據(jù)延時(shí)分三種情況：lMax delay：最壞lMin delay：最好lType delay：典型l普通需求做max/min delay仿真Post Simulationl$sdf_annotate(“sdf_file,module_instance);lvcs compile_optionsl+maxdelays/mindelays/+typdelaysl-ne