設(shè)計并實現(xiàn)LED控制電路實驗報告

1、設(shè)計并實現(xiàn)led控制電路實驗 實驗?zāi)康?實驗設(shè)備 實驗原理 實驗內(nèi)容設(shè)計并實現(xiàn)led控制電路實驗 實驗?zāi)康?掌握altera acex1k的開發(fā)流程 掌握硬件描述語言（vhdl）程序的基本結(jié)構(gòu)與設(shè)計方法 掌握led控制電路工作原理設(shè)計并實現(xiàn)led控制電路實驗 實驗設(shè)備 硬件：pc機(jī)、博創(chuàng)pxa270-dvp實驗箱、博創(chuàng)fpga擴(kuò)展板 軟件： altera quartus ii、red hat linux 、gnu跨平臺開發(fā)工具鏈設(shè)計并實現(xiàn)led控制電路開發(fā)實驗 實驗原理 altera acex1k 開發(fā)流程 硬件描述語言（vhdl）程序的基本結(jié)構(gòu)與設(shè)計方法 led控制電路工作原理數(shù)字系統(tǒng)的實現(xiàn)

2、方式 專用集成電路（asic） 全定制器件 從晶體管的版圖尺寸、位置及連線開始設(shè)計 設(shè)計復(fù)雜，周期長 在晶圓上流片，實現(xiàn)成本高數(shù)字系統(tǒng)的實現(xiàn)方式 可編程邏輯器件（pld） 半定制器件，包含各種邏輯資源 通過對器件內(nèi)資源編程連接實現(xiàn)所需功能 可反復(fù)編程，實現(xiàn)成本低 設(shè)計周期較短 主流pld器件 復(fù)雜可編程邏輯器件（cpld） 現(xiàn)場可編程門陣列（fpga）數(shù)字系統(tǒng)開發(fā)流程（基于fpga/cpld）vhdl簡介 very-high-speed integrated circuit hardware description language被ieee確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 vhdl特點：l具有強(qiáng)的行為

3、描述能力，避開具體的器件結(jié)構(gòu)l既是硬件電路描述和設(shè)計語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表，還是一種仿真語言l支持對大規(guī)模設(shè)計進(jìn)行分解和對已有設(shè)計的再利用l可以用eda工具對vhdl設(shè)計進(jìn)行邏輯綜合和優(yōu)化，并轉(zhuǎn)換成門級網(wǎng)表vhdl程序基本結(jié)構(gòu)vhdl程序結(jié)構(gòu)示例 鎖存器的設(shè)計 d是數(shù)據(jù)輸入端口 ena是數(shù)據(jù)鎖存使能控制端口（高電平有效） q為數(shù)據(jù)輸出端口vhdl程序結(jié)構(gòu)示例實體（enity） 實體用來描述vhdl設(shè)計的外部接口特征，即設(shè)計單元的輸入輸出接口信號或引腳；不同的邏輯功能的設(shè)計實體可以擁有相同的實體描述 實體是vhdl設(shè)計的基本單元，可以是一個門電路、一個芯片、一塊電路板乃至一個系統(tǒng) 實體語句結(jié)構(gòu)

4、:entity 實體名 is generic(類屬表); port(端口表);end entity 實體名;實體（enity）實體名 在實體中定義的實體名是設(shè)計實體的名稱，在例化中即可以用此名對相應(yīng)的設(shè)計實例進(jìn)行聲明和調(diào)用 在某些eda軟件中要求vhdl語言的文件名必須與實體名一致generic類屬說明語句 類屬（generic）參量是一種端口界面常數(shù)，以一種說明的形式放在實體或塊結(jié)構(gòu)體前的說明部分，為說明的環(huán)境提供了一種靜態(tài)信息通道；設(shè)計者可以通過類屬參量的重新設(shè)定而容易的改變一個設(shè)計實體或一個元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模 generic (常數(shù)名:數(shù)據(jù)類型:設(shè)定值;常數(shù)名:數(shù)據(jù)類型:設(shè)定值);

5、 用類屬來動態(tài)規(guī)定一個實體端口的大小，或設(shè)計實體的物理特性，或結(jié)構(gòu)體中的總線寬度，或設(shè)計實體中底層中同種元件的例化數(shù)量實體（enity） port端口說明 端口說明語句是對一個設(shè)計實體界面的說明 實體端口說明的一般書寫格式： port(端口名 : 端口模式 : 數(shù)據(jù)類型;端口名 : 端口模式 : 數(shù)據(jù)類型); 端口名是設(shè)計者為實體的每一個對外通道所取的名字 端口模式是指這些通道上的數(shù)據(jù)流動方式 數(shù)據(jù)類型指端口上流動的數(shù)據(jù)的表達(dá)格式或取值類型;在實用中，端口數(shù)據(jù)類型主要有兩種位（bit）和位矢量（bit_vector）結(jié)構(gòu)體（architecture） 結(jié)構(gòu)體描述設(shè)計實體的內(nèi)部結(jié)構(gòu)和/或外部設(shè)計

6、實體端口之間的邏輯關(guān)系 結(jié)構(gòu)體的組成： 對數(shù)據(jù)類型、常數(shù)、信號、子程序和元件等元素的說明； 描述實體邏輯行為的功能描述語句，包括并行語句和順序語句； 以元件例化語句為特征的外部元件端口間的連接方式 每一個實體可以擁有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體對應(yīng)著實體不同的結(jié)構(gòu)和算法實現(xiàn)方案；結(jié)構(gòu)體不能單獨存在，必須以來于某個實體結(jié)構(gòu)體（architecture） 結(jié)構(gòu)體的一般語言格式architecture 結(jié)構(gòu)體名 of 實體名 is 說明語句begin 功能描述語句end architecture 結(jié)構(gòu)體名； 實體名必須是結(jié)構(gòu)體所在的設(shè)計實體的名字；結(jié)構(gòu)體名可以由設(shè)計者自己選擇，但同一個實體的多個結(jié)構(gòu)體不能

7、同名 說明語句必須放在關(guān)鍵詞architecture和begin之間，結(jié)構(gòu)體必須以end architecture 結(jié)構(gòu)體名結(jié)束結(jié)構(gòu)體（architecture） 結(jié)構(gòu)體說明語句 對功能描述語句中將要用到的信號（signal）、數(shù)據(jù)類型（type）、常數(shù)（constant）、元件（component）、函數(shù)（function）和過程（procedure）等加以說明 在該結(jié)構(gòu)體中說明和定義的數(shù)據(jù)類型、常數(shù)、元件、函數(shù)和過程只能用于這個結(jié)構(gòu)體 功能描述語句結(jié)構(gòu) 可以含有塊語句、進(jìn)程語句、信號賦值語句、子程序調(diào)用語句、元件例化語句等5種不同類型的以并行方式工作的語句。這5種語句結(jié)構(gòu)本身是并行語句，但

8、它們內(nèi)部所包含的語句并不一定是并行語句結(jié)構(gòu)體（architecture）結(jié)構(gòu)體（architecture）說明語句功能描述語句結(jié)構(gòu)塊語句（block）進(jìn)程語句（process）信號賦值語句子程調(diào)用語句元件例化語句由一系列并行語句構(gòu)成的組合體，功能是將結(jié)構(gòu)體中的并行語句組成一個或多個子模塊定義順序語句模塊，用以將從外部獲得的信號值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其它信號進(jìn)行賦值將設(shè)計褓內(nèi)的處理結(jié)果向定義的信號或界面端口進(jìn)行賦值調(diào)用過程或函數(shù)，并將獲得的結(jié)果賦值于信號對其它設(shè)計實體作元件調(diào)用說明，并將此元件的端口與其它的元件、信號或高層次實體的界面端口進(jìn)行連接進(jìn)程（process） process語句結(jié)構(gòu)包含

9、了一個代表著設(shè)計實體中部分邏輯行為的、獨立的順序語句描述的進(jìn)程。與并行語句的同時執(zhí)行方式不同，順序語句可以根據(jù)設(shè)計者的要求，利用順序可控的語句，完成逐條執(zhí)行的功能 一個結(jié)構(gòu)體中可以有多個并行運(yùn)行的進(jìn)程結(jié)構(gòu)而每一個進(jìn)程的內(nèi)部結(jié)構(gòu)卻是由一系列順序語句來構(gòu)成 vhdl語言中的順序是指語句按序執(zhí)行上的順序性，只是相對于計算機(jī)中的軟件行為仿真的模擬過程而言的，這個過程與硬件結(jié)構(gòu)中實現(xiàn)的對應(yīng)的邏輯行為是不相同的 process 結(jié)構(gòu)中既可以有時序邏輯的描述，也可以有組合邏輯的描述；硬件中的組合邏輯具有最典型的并行邏輯功能，而硬件中的時序邏輯也并非都是以順序方式工作的進(jìn)程（process）process 語

10、句格式進(jìn)程標(biāo)號: process ( 敏感信號參數(shù)表 ) is進(jìn)程說明部分begin順序描述語句end process 進(jìn)程標(biāo)號; 當(dāng)進(jìn)程中定義的任一敏感信號發(fā)生更新時，由順序語句定義的行為就要重復(fù)執(zhí)行一次，當(dāng)進(jìn)程中最后一個語句執(zhí)行完成后，執(zhí)行過程將返回到進(jìn)程的第一個語句，以等待下一次敏感信號變化進(jìn)程（process） 進(jìn)程（process）的組成 進(jìn)程由進(jìn)程說明、敏感信號參數(shù)表、順序描語句三部分組成 進(jìn)程說明部分主要定義一些局部量，可包括：數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等，但不可以定義信號和共享變量 敏感信號參數(shù)表需列出用于啟動本進(jìn)程可讀入的信號名 順序描述語句部分包括：賦值語句（信號賦值、變量賦值）、進(jìn)程啟動語句、子程序調(diào)用語句、順序描述語句和進(jìn)程跳出語句等led控制電路工作原理led控制電路工作原理 mclk為fpga時鐘輸入，為10mhz led控制電路的led0-led2引腳輸出為低電平時，對應(yīng)的led燈點亮；反之則熄滅 led0-led2控制寄存器為控制電路內(nèi)部寄存器，用于存儲對應(yīng)led燈點亮的時間（時鐘周期數(shù)） 三個led默認(rèn)為熄滅狀態(tài)，當(dāng)控制寄存器中寫入數(shù)值后對應(yīng)led點亮，同時開始倒計時，計時結(jié)束后對應(yīng)led熄滅led控制電路工作原理 wr，rd，cs