(有代碼)基于libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)(4-8)

1、計(jì)算機(jī)學(xué)院_專業(yè)_班組學(xué)號(hào)姓名協(xié)作者教師評(píng)定實(shí)驗(yàn)題1=1基于libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)1、熟悉eda工具的使用；仿真基本門電路。2、仿真組合邏輯電路。3、仿真時(shí)序邏輯電路。4、基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證。5、數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證。實(shí)驗(yàn)報(bào)告1、基本門電路一、實(shí)驗(yàn)?zāi)康?、了解基于verilog的基本門電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用eda工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)4針對(duì)實(shí)際門電路芯片 74hc00、74hc02、74hc04、74hc08、74hc32、 74hc86進(jìn)行veriloghdl設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境 libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1

2、、掌握libem軟件的使用方法。2、進(jìn)行針對(duì)74系列基本門電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程），完成 74hc00、74hc02、74hc04、74hc08、74hc32、74hc86 相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì) 74hc00、74hc02、74hc04、74hc08、74hc32、74hc86 （任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。番參四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺(tái)代碼清單 /74hc00代碼-與非 / hcoo.vmodule hc00（a，b，y）; i 叩 ut 14:ia,b; output 4:

3、1y; assign y=（a&b）; endmodule/74hc00測試平臺(tái)代碼 / test.v'timescale ins/ins module test 1（）; reg 4:la，b; wire 4:ly;hc00ul（a，b，y）;initialbeginamoooo; b=4*b0001;#10 b=b«l;#10 b=b« 1;#10b=b«l;a=4'bllll;b=4,b0001;#10 b=b«1;#10 b=b« 1;#10 b=b« 1; endendmodule/74hc02代碼-

4、或非 / hc02.vmodule hc02（a，b，y）;input 4:1a，b; output 4:1y; assign y=(a|b); endmodule/74hc02測試平臺(tái)代碼 / test.v'timescale ins/ins module test2(); reg 4:la，b; wire 4:lly;hc02 u2(a，b，y);initialbegina=4b0000; b二4.b0001;#10 b=b« 1;#10b=b«l;#10b=b«l;a=4ibllll;b=4b0001;#10b=b«l;#10 b=b

5、71;l; #10b=b«l; endendmodule/74hc04代碼-非 / hc04.vmodule hc04(a，y); i叩ut 6:1a; output 6:1jy; assign y=a; endmodule/74hc04測試平臺(tái)代碼 / test.v"timescale ins/ins module test3(); reg 6:11a; wire 6:ly;hc04 u3(a，y);initialbegina=4'b000001;#10 a=a«l;#10 a=a«l;#10 a=a« 1;#10 a=a«

6、 1; #10a=a«l; endendmodule/74hc08代碼與 / hc08.vmodule hc08（a，b，y）; input 4:1a，b; output r4:ly; assign y=a&b; endmodule/74hc08測試平臺(tái)代碼 / test.v'timescale ins/lns module test4（）; reg 4:1 a,b; wire 4:ly;hc08 u4（a，b，y）;initialbeginam'boooo; b=4w001; #10b=b«l; #10b=b«l; #10b=b«

7、;l;lll;b=4,b0001;#10b=b«l;#10b=b«l;#10 b=b« 1; endendmodule/74hc32代碼-或 / hc32.vmodule hc32（a，b，y）; input 4:1a，b; output 4:1y; assign y=a|b; endmodule/74hc32測試平臺(tái)代碼 / test.v'timescale lns/lns module test5（）; reg 4:1 a，b;wire 4:1y;hc32 u5（a，b，y）;initialbegina=4,b（）000; bm'boool;

8、#10b=b«l;#10 b=b«l;#10 b=b« 1; am'bluubm'boool; #10b=b«l; #10b=b«l;#10 b=b«l; endendmodule/74hc86代碼-異或 / hc86.vmodule hc86（a，b，y）; input 14:1a,b; output 4:1y; assign y=aab; endmodule/74hc86測試平臺(tái)代碼/ test.v"timescale lns/lns module test6（）; reg 4:la，b; wire f4

9、: ly;hc86 u6（a，b，y）;initialbeginamboooo; b=4b0001;#10b=b«l;#10b=b«l;#10b=b«l;amblllhbmboool;#10b=b«l;#10b=b«l;#10b=b«l;endendmodule2、第一次仿真結(jié)果（任選一個(gè)門，請(qǐng)注明，插入截圖，下同）。（將波形窗口竹景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對(duì)窗口截圖。后面番<實(shí)驗(yàn)中的仿真使用和同方法處理）異或門：后面實(shí)驗(yàn)中的綜合使用相同方法處理）4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘?hào)是否有延遲，延遲

10、時(shí)間約為多少？輸出信號(hào)有延遲，延遲時(shí)間為300ps。5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約 為多少？分析是否有出現(xiàn)競爭冒險(xiǎn)。2、組合邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于verilog的組合邏輯電路的設(shè)計(jì)及艽驗(yàn)證。2、熟悉利用eda工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際組合邏輯電路芯片74hc148、74hc138、74hc153、74hc85、 74hc283、74hc4511 進(jìn)行 veriloghdl 設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本組合邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。

11、3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程），完成 74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511 相應(yīng)的設(shè)計(jì)、綜合及仿真。4、74hc85測試平臺(tái)的測試數(shù)據(jù)要求：進(jìn)行比較的a、b兩數(shù)，分別為本人 學(xué)號(hào)的末兩位，如“89”，則a數(shù)為“1000”，b數(shù)為“1001”。若兩數(shù)相等，需考慮級(jí)聯(lián)輸入(級(jí)聯(lián)輸入的各種取值情況均需包括)；若兩數(shù)不等，則需增加一 對(duì)取值情況，驗(yàn)證a、b相等時(shí)的比較結(jié)果。5、74hc4511設(shè)計(jì)成擴(kuò)展型的，即能顯示數(shù)字09、字母af。6、提交針對(duì) 74hc148、74hc138、74hc153、74hc85、74

12、hc283、74hc4511(任選一個(gè))的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。 1、所有模塊及測試平臺(tái)代碼清單/74hc148 代碼 /hc148.vmodule hc 148(datain，eo，dataout);input 7:0 dataln;output eo;output 2:0 dataout;reg 2:0 dataout;reg eo;integer i;always (datain) begindataout=0;e0=l;for(i=0;i<8;i=i+l)beginif(dataini)begindataout=i;eo 二 0; end end endendmodule

13、/74hc148測試平臺(tái)代碼/ testl48.vvtimescale lns/lnsmodule test 148;reg p:oj in;wire 2:0 out;wire eo;initialbeginin=00000001;repeat(9)#20 in=in«l; endhc148ul48(in，eo,out);endmodule/74hc138 代碼/hc138.vmodule hc138(a，b，c,g 1，g2an，g2bn,y7，y6，y5，y4,y3,y2,y 1，yo);input a，b，c;input g1,g2 an,g2bn;output y7，y6，y

14、5，y4，y3，y2，yl，y0;wire y7，y6，y5，y4，y3，y2，yl，y0;reg p:0 eq;wire 7:01 eqn;wire 2:01datain;assign eqn=eq;assign datain0=a;assign datainl=b;assign datainf21=c;always (datain orgl or g2an or g2bn)beginif(!gl)eq=8,bllllllll;else if(!(g2an&g2bn)eq=8,bllllllll;else eq=rbl«datain;endassign y0=eqn0;as

15、sign yl=eqnl;assign y2=eqn2;assign y3=eqn3;assign y4=eqn4;assign y5=eqn5;assign y6=eqn6;assign y7=eqn7;endmodule/74hc138測試平臺(tái)代碼/ test 138. v'timescale ins/lopsmodule test 138;reg a,b,c;reggug2an,g2bn;wire y0，yl，y2，y3，y4，y5，y6，y7;initialbegina=0;repeat(20)#20 a=$random;endinitialbeginb=0;repeat(20

16、)#20 a=$random;endinitialbeginc=0;repeat(20)#20 a=$random;endinitialbegingl=0;#4og1 = 1;endinitialbeging2an=0;#25 g2an=1;endinitialbeging2bn=0;#45g2bn=1;endhc138ul38(.a (a),b(b)，c (c)，.g1 (gl),.g2an (g2an), .g2bn (g2bn)， .y0 (yo)，y1 (yl)，.y2 (y2)，.y3 (y3),.y4 (y4)，y5 (y5)，y6 (y6)，y7 (y7)endmodule/74

17、hc153 代碼/hc153.vmodule hc153(co，c1，c2，c3，a，b，y，g); input co，c1，c2，c3，a，b，g; output y;reg y;always (c0 or cl or c2 or c3 or a or b)beginif(g) y=0;elsecase(a,bj)0:y=c0;1:y=c1;2:y=c2;3:y=c3;default: y=tbx;endcaseendendmodule/74hc153測試平臺(tái)代碼/ test 153. v'timescale lns/lnsmodule test 153;reg co，c1，c2,c

18、3;reg a，b，g;wire y;initialbeging=1;repeat(20)#20 g=0;endinitialbegina=0;repeat(20)#20 a=$random;endinitialbeginb=0;repeat(20)#20 b=$random;endinitialbeginc0=0;repeat(20)#20 c0=$random;endinitialbegincl=0;repeat(20)#20 cl=$random;endinitialbeginc2=0;repeat(20)#20 c2=$random;endinitialbeginc3=0;repeat

19、(20)#20 c3=$random; endhc153 u 153 (.co (co),.cl (cl),.c2 (c2)，.c3 (c3),g (g), a (a)，b (b)，y(y)；endniodule/74hc85 代碼/hc85.vmodule hc85(a3，a2,a1，a0，b3，b2，b 1，bo，qagb，qasb，qaeb，iagb，iasb，iaeb);input a3，a2，a 1，a0，b3，b2，b 1，bo，iagb，iasb，iaeb;output qagb,qasb,qaeb;reg qagb，qasb，qaeb;wire 3:0dataa,datab;a

20、ssign dataa01=a0;assign dataa 1 =a 1;assign dataa2=a2;assign dataa3j=a3;assign datab0=b0;assign databfl 1=b1;assign datab2=b2;assign datab3=b3;always (dataa or datab)beginif(dataa>datab)beginqagb=1 ;qasb=0;qaeb=0;endelse if(dataa<datab)beginqasb=1 ;qagb=0;qaeb=0;endelse if(iagb&!iasb&!

21、iaeb)beginqagb= 1 ;qasb=0;qaeb=0;endelse if(!iagb&iasb&!iaeb)beginqasb=1 ;qagb=0;qaeb=0;endelse if(iaeb)beginqaeb= 1 ;qasb=0;qagb=0;endbeginif(dataa=datab)if(iagb&iasb&!iaeb)begin qagb=0;qasb=0;qaeb=0;endif(!iagb&!iasb&!iaeb)begin qagb= 1 ;qasb= 1 ;qaeb=();endendendendmodule/

22、74hc85測試平臺(tái)代碼/ te$t85.v'timescale ins/insmodule test85;reg a3，a2, a1，a0，b3，b2，b 1，b0; reg iagb，iasb，iaeb; wire qagb，qasb，qaeb; initialbegina3=0;repeat(2o)#20 a3=$random;endinitialbegina2=0;repeat (20)#20 a2=$random;endinitialbegina 1=0;repeat(20)#20 al=$random;endinitialbegina0=0;repeat(20)#20 a0

23、=$random;endinitialbeginb3=0;repeat(20)#20 b3=$random;endinitialbeginb2=0;repeat(20)#20 b2=$random;endinitialbeginb1=o;repeat(20)#20 bl=$random;endinitialbeginb0=0;repeat(20)#20 b0=$random;endinitialbeginiagb=0;repeat(lo)#40 iagb=$random;endinitialbeginiasb=0;repeat( 10)#40 iasb=$random;endinitialbe

24、giniaeb=0;repeat(lo)#40 iaeb=$random; endhc85 u85 (.a3 (a3)，.a2 (a2)，.a1 (al)，.ao (ao),.b3 (b3),.b2 (b2)，.bi (bi),.bo (bo),iagb (iagb)， .iasb (iasb), .iaeb (iaeb)， .qagb (qagb)， .qasb (qasb), .qaeb (qaeb)endmodule/74hc283 代碼/hc283.vmodule hc283(a3，a2，a1，a0，b3,b2，b 1 ,b0,sigma3,sigma2,sigma 1 ,sigma0

25、,c0,c4); input a3，a2，a1，a0，b3，b2，b 1，b0; input co;output sigma3，sigma2，sigma 1，sigmao;output c4;reg c4;reg3:0sigma;wire3:0dataa,datab;assign dataa0j=a0;assign dataal=al;assign dataarl=a2;assign dataa3=a3;assign datab0=b0;assign databl =b1;assign datab2=b2;assign databf31=b3;always (dataa or datab or

26、 co)beginc4，sigma =dataa+datab+co;endassign sigmao= sigma0;assign sigma 1= sigmal;assign sigma2= sigma2;assign sigma3= sigma|3j;endmodule/74hc283測試平臺(tái)代碼/ te$t283.v'timescale ins/lopsmodule test283;reg a3，a2, a1，a0，b3，b2，b 1，b0;reg co;wire sigma3,sigma2,sigmal,sigmao;wire c4;initialbegina3=();repe

27、at(20)#20 a3=$random;endinitialbegina2=0;repeat(20)#20 a2=$random;endinitialbegina 1=0;repeat(20)#20 al=$random;endinitialbeginao 二 0;repeat(20)#20 a0=$random;endinitialbeginb3=0;repeat(20)#20 b3=$random;endinitialbeginb2=0;repeat(20)#20 b2=$random;endinitialbeginb1:o;repeat(20)#20 b l=$random;endin

28、itialbeginb0=0;repeat(20)#20 b0=$random;endinitialbeginco=o；repeat(20)#20 c0=$random;endhc283 u283(.a3 (a3)，.a2 (a2)，a1 (al)，.ao (ao),.b3 (b3),.b2 (b2),bi (bi),.bo (bo),.sigma3 (sigma3),sigma2 (sigma2)，.sigmal (sigma 1),.sigmao (sigmao)，co (co)，.c4 (c4)；end module/74hc4511 代碼"hc4511 .vmodule hc

29、451 l(a，seg，lt_n，bi_n，le);input lt_n，bi_n，le;input3:0a;output7:0jseg;reg7:0sm_8s;assign seg=sm_8s;always(a or lt_n or bi_n or le) beginif(!lt_n)sm_8s=8,bl 1111111; else if(!bi_n)sm_8s=8,b00000000; else if(le)sm_8s=sm_8s; elsecase(a)4'd0:sm_8s=8'b00111111;4'dl:sm_8s=8,b00000110;4,d2:sm_8s

30、=8,b01011011;4,d3:sm_8s=8,b01001111;4,d4:sm_8s=8'b01100i10;4,d5:sm_8s=8,b01101101;4,d6:sm_8s=8,b01111101;4,d7:sm_8s=8'b00000111;4'd8:sm_8s=8'b01111111;4,d9:sm_8s=8,b01101111;fdlchsm一8s=8'b01110111;4*(11 l:sm_8s=8'b01111100;4,di2:sm_8s=8,b00111001;4'dl3:sm_8s=8,b01011110;4

31、'dl4:sm_8s=8'b01111001;415_85=8'601110001;default:;endcaseendend module/74hc4511測試平臺(tái)代碼/ test4511.v'timescale ins/lpsmodule test4511;reg 3:0pa;reg plt_n,pbi_n,ple;wire 7:0 pseg;hc4511 u4511 (pa,pseg,plt_n,pbi_n,ple);initialbeginpa=0;plt_n=0;pbi_n=0;ple=0;#10 plt_n=0;#10plt_n=l;pbi_n=0

32、;#10 ple=o;plt_n= l ;pbi_n= 1 ;pa=4d0; #10pa=4,d0;#1() pa=4*d 1;#10pa=4,d2;#10pa=4fd3;#10 pa=4d4;#10pa=4fd5;#10 pa=4*d6;#10pa=4d7;#10 pa=4fd8;#10pa=4,d9;#10pa=4dl0;#1() pa=4*d 11;#10pa=4*dl2;#10pa=4,dl3;#10pa=4.dl4;#10pa=4rdl5;endendmodule2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）74hc85/testbench_74c./testbench_74c./tes

33、tbnch_74c./testbench_74c.0010 /testbench_74c. 0 /testbench.74c. 1 + /testbenchc. 0 /testbench_74c. 0 /testbench_74c. 0 /testbench_74c. 0 /testbench_74c. 0 /testbnch_74c. /testbench_74c. /testbench_74c.*90nowazocursor 1stlstlsto少？4、第二次仿真結(jié)果（綜合后）。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多msgs扣ew objects window!。010 0 /testbe

34、nch_74c. /testbeoch_74c. /testbnch.74c. /testbench_74c. /testbench_74c. /testbefkh-74c /testbeoch_74c. /testbeoch_74c. /testbnch.74c. /testbench_74c. /testbench 一 74c /testbefkh-74c /testbeoch_74c.00000stlstlstoazonowcursor 1400000 ps ops100000 ps200000 ps300000 ps400000 ps輸出信號(hào)有延遲，延遲時(shí)間為500ps。5、第三次仿真

35、結(jié)果（布局布線后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多 少？分析是否有出現(xiàn)競爭冒險(xiǎn)。00100100000stlstlsto /testbenchc. /testbenchc. /testbenchc. /testbenchc. /testt>ench_74c. /testbench_74c. /testbench_74c. /testbench_74c. /testbench_74c. /testbench_74c. /testt>ench_74c. /testt>ench_74c. /testt>ench_74c. /testt>ench_74c.30az

36、omow cursor 1400000 ps 0 psra100000 ps200000 ps300000 ps400000 ps輸出信號(hào)有延遲，延遲時(shí)間為4700,有出現(xiàn)競爭3、時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于verilog的時(shí)序邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用eda工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際時(shí)序邏輯電路芯片74hc74、74hc112、74hc194、74hc161 進(jìn)行veriloghdl設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、熟練掌握libem軟件的使用方法。2、進(jìn)行針對(duì)74系列時(shí)序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章

37、節(jié)的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程），完成 74hc74、74hc112、74hc161、74hc194 相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì) 74hc74、74hc112、74hc161、74hc194 （任選一個(gè)）的綜合蠢番結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺(tái)代碼清單/74hc74 代碼/ hc74.vmodule hc74(d1，d2，cp 1，cp2，rd 1 n，rd2n，sd 1 n，sd2n，q1，q2，q 1 n,q2n);i叩ut d1，d2;input rd1n，sd1n，cp1;input rd2n,sd2n,cp2;output q

38、lqi n，q2，q2n;reg q1，q2;assign q1n=q1;assign q2n=q2;always (posedge cpl)beginif(!rdln)ql<=0;else if(!sdln)qk=l;else q1<=d1;endalways (posedge cp2)beginif(!rd2n) q2<=0;else if(!sd2n)q2<=i;else q2<=d2;endendmodule/74hc74測試平臺(tái)代碼/ test74.v'timescale ins/insmodule test74;reg d1，d2，rd 1 n

39、，rd2n，cp 1，cp2，sd 1 n,sd2n;wireql,q2,q!n,q2n;initial begincp 1=0;endparameter clock_period=20;always #(clock_period/2) cp1=cp1;initial begincp2=0;endalways #(clock_period/2) cp2=cp2;initialbegindl=0;repeat(20)#20 dl=$random;endinitialbegind2=0;repeat(20)#20 d2=$random;endinitialbeginrd1n=o;repeat(20

40、)#2() rdln=$random;endinitialbeginrd2n=0;repeat(20)#20 rd2n=$random;endinitialbeginsd1n=o;repeat(20)#20 sdln=$random;endinitialbeginsd2n=0;repeat(20)#20 sd2n=$random; endhc74 u74 (.cpi (cpi),.cp2 (cp2),.di (di),.d2 (d2),.rdin (rdin), .rd2n (rd2n), .sdin(sdin), sd2n (sd2n),.q1 (ql)，.qin (qin),.q2 (q2

41、)，.q2n (q2n);endmodule /74hc112 代碼/hc112.vmodule hc112(j 1，j2，k 1，k2,cpn 1，cpn2，rd 1 n，rd2n，sd 1 n，sd2n，q 1，q2，q 1 n，q2n);input j1,j2,k1，k2;input rd1n,sd1n,cpn1;input rd2n,sd2n,cpn2;output q1，q2，q 1 n，q2n;regql，q2;assign q1n=q1;assign q2n=q2;always (posedge cpn1) beginif(!rdln)ql<=0;else if(!sdln

42、) q1<=1;elsecase(jl,kl)2糊1<=(31;2'b01:ql<=rb0;2,blo:qk=l'bl;2'bll:ql<=ql;default:qk=rbx;endcaseendalways (posedge cpn2) beginif(!rd2n) q2<=0;else if(!sd2n) q2<=1;elsecase( j2,k2)2'b00:q2<=q2;2'b01:q2<=rb0;2'blo:q2<=rbl;2'bll:q2<=q2;default:q2

43、<=fbx;endcaseendendmodule/74hc112測試平臺(tái)代碼/ testll2.v'timescale ins/insmodule testl 12;reg j1，j2，k 1，k2，rd 1 n，rd2n，cpn 1，cpn2，sd 1 n，sd2n;wireqi，q2，qln，q2n;initial begincpn1:o;endparameter clock_period=20;always #(clock_period/2) cpn1=cpn2;initial begincpn2:0;endalways #(clock_period/2) cpn2=cp

44、n2;initialbeginj 1=0;repeat(20)#20 j1 =$random;endinitialbeginkl=0;repeat(20)#20 kl=$random;endinitialbeginj2=0;repeat(20)#20 j2=$random;endinitialbegink2=0;repeat(20)#20 k2=$random;endinitialbeginrd1n=o;repeat(20)#20 rdln=$random;endinitialbeginrd2n=0;repeat(20)#20 rd2n=$random;endinitialbeginsd1n=

45、o;repeat(20)#20 sdln=$random;endinitialbeginsd2n 二 0;repeat(20)#20 sd2n=$random; endhc112ull2(.cpn1 (cpn1), .cpn2 (cpn2),j1 (jl)，k1 (kl),j2 (j2),.k2 (k2), .rdin(rdin), .rd2n (rd2n), .sdin(sdin), .sd2n (sd2n),q1 (qd,.qin (qin),q2 (q2),.q2n (q2n)；endmodule/74hc161 代碼/hc161.vmodule hc161 (cecep,cet,mrn

46、,pen,dn,qn,tc);i叩ut cp;input cep,cet;output 3:0qn;input mrn;input pen;input 3:0dn;output reg tc;reg 3:0qaux; always (posedge cp)begin if(!mrn) qaux<=4,b0000; else if(!pen)qaux<=dn; else if(cep&cet) qaux<=qaux+1;else qaux<=qaux; endalways (posedge cp) beginif(qaux=4,bllll) tc=l*bl; el

47、se tc=vbo; endassign qn=qaux; endmodule/74hc161測試平臺(tái)代碼/ test 161 .v"timescale ins/insmodule testl61;reg cp,cep,cet,mrn,pen;reg 3:0dn;wire l3:ojqn;wire tc;initialbegincp=0;endparameter dely=20; always #(dely/2)cp=cp; initialbegincep=0;repeat(20)#20 cep= 1;endinitialbegincet=0;repeat(20)#20 cet=1;

48、endinitialbeginmrn=o;repeat(20)#20mrn=l；endinitialbeginpen=o;repeat(20)#20 pen=1；endinitialbegindn=0;repeat(20)#20 dn=$random; endhc161 ul61(.cp (cp),.cep (cep), .cet (cet), .mrn (mrn), .pen (pen)，.dn (dn),qn (qn),.tc (tc)；endmodule/74hc194 代碼/hc194.vmodule hc194(d0，d 1，d2，d3，s0，s 1，dsr，dsl，mrn，cp，q

49、o，q 1，q2，q3);input d0，dl，d2，d3;i叩ut so，s1;input dsr,dsl;input mrn;i叩ut cp;output q0，ql，q2，q3; reg3:0qaux; wire3:0data; assign data0=d0; assign datal=dl; assign data2j=d2;assign data3=d3;always (posedge cp)beginif(!mrn)qaux=o;else if(sl&so)qaux=data;else if(sl&!so)qaux=qaux2:0j,dsl;else if(!sl&so)qaux= dsr,qaux2:01;else if(!sl&so)qaux=qaux;endassign qo=qauxo;assign ql=qauxll;assign q2=qaux2;assign q3=qaux3;endmodule/74hc194