FPGA復(fù)習(xí)串講

1、FPGAFPGA數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)設(shè)計(jì)復(fù)習(xí)串講FPGA設(shè)計(jì)方法概述設(shè)計(jì)方法概述v了解電子系統(tǒng)的發(fā)展歷史v掌握高性能集成化設(shè)計(jì)的三要素v掌握數(shù)字集成化設(shè)計(jì)流程v掌握數(shù)字系統(tǒng)實(shí)現(xiàn)方法v了解集成化設(shè)計(jì)發(fā)展趨勢(shì)v了解設(shè)計(jì)應(yīng)用前景基本概念的掌握基本概念的掌握vIC:是半導(dǎo)體元件產(chǎn)品的統(tǒng)稱,包括:集成電路、三極管、特殊電子元件。vASIC：專用IC。是指為特定的用戶、某種專門或特別的用途而設(shè)計(jì)的芯片組。vSOC:片上系統(tǒng)。隨IC設(shè)計(jì)與工藝的提高，使原先由許多IC組成的電子系統(tǒng)可集成到一個(gè)芯片上，構(gòu)成SOC。vFPGA:現(xiàn)場(chǎng)可編程門陣列vEDA： EDA技術(shù)就是以計(jì)算機(jī)為工具技術(shù)就是以計(jì)算機(jī)為工具vSOP

2、C:可編程的可編程的片上系統(tǒng)。片上系統(tǒng)。各個(gè)時(shí)期電子系統(tǒng)的發(fā)展各個(gè)時(shí)期電子系統(tǒng)的發(fā)展系統(tǒng)芯片系統(tǒng)芯片(SOC)與集成電路與集成電路(IC)的設(shè)計(jì)思想是不同的，它是的設(shè)計(jì)思想是不同的，它是微電子技術(shù)領(lǐng)域的一場(chǎng)革命。微電子技術(shù)領(lǐng)域的一場(chǎng)革命。數(shù)字集成化系統(tǒng)的性能的主要數(shù)字集成化系統(tǒng)的性能的主要4個(gè)特性個(gè)特性速度：系統(tǒng)的速度是由系統(tǒng)的時(shí)序和時(shí)滯兩個(gè)因素決定吞吐量：即是數(shù)據(jù)流量，即每個(gè)時(shí)鐘內(nèi)處理的數(shù)據(jù)量面積：是通過半導(dǎo)體工藝不斷研發(fā)實(shí)現(xiàn)底面積消耗功耗：隨著集成度的增加，單位面積上的晶體管數(shù)目增加，降低功耗是必然數(shù)字系統(tǒng)的層次結(jié)構(gòu)數(shù)字系統(tǒng)的層次結(jié)構(gòu):電路級(jí)電路級(jí)邏輯級(jí)邏輯級(jí)RTLRTL級(jí)級(jí)算法級(jí)算法級(jí)系

3、統(tǒng)級(jí)系統(tǒng)級(jí)數(shù)字系統(tǒng)的層次結(jié)構(gòu)數(shù)字系統(tǒng)的層次結(jié)構(gòu):由系統(tǒng)級(jí)、算法級(jí)、由系統(tǒng)級(jí)、算法級(jí)、RTL級(jí)、級(jí)、邏輯級(jí)、電路級(jí)邏輯級(jí)、電路級(jí)電路設(shè)計(jì)流程電路設(shè)計(jì)流程v產(chǎn)品功能定義v產(chǎn)品模塊劃分v模塊的HDL描述v模塊HDL仿真v電路性能優(yōu)化數(shù)字系統(tǒng)集成化的主要方法：數(shù)字系統(tǒng)集成化的主要方法：vFPGA設(shè)計(jì)設(shè)計(jì)FPGA設(shè)計(jì)的設(shè)計(jì)方法：原理圖設(shè)計(jì)程序設(shè)計(jì)（文本設(shè)計(jì)）狀態(tài)機(jī)設(shè)計(jì)IP模塊使用vSOC設(shè)計(jì)v軟硬件協(xié)同設(shè)計(jì)vESL設(shè)計(jì)集成化設(shè)計(jì)發(fā)展趨勢(shì)集成化設(shè)計(jì)發(fā)展趨勢(shì)1. 高密度、高速度和高帶寬方向發(fā)展2. 大容量、低成本、低價(jià)格方向發(fā)展3. 低電壓、低功耗的節(jié)能環(huán)保發(fā)展 SOC設(shè)計(jì)思想:單片上集成很多功能部件,缺點(diǎn)

4、是通信節(jié)點(diǎn)過多，帶來通信帶寬、速度、功耗等諸多問題。vNOC的設(shè)計(jì)思路：在soc的基礎(chǔ)上，解決通信帶寬問題，加入路由器進(jìn)行通信管理，提高系統(tǒng)性能。 SOPC(可編程的片上系統(tǒng)):是Altera公司提出來的一種靈活、高效的SOC解決方案，是基于FPGA解決方案的SOC。FPGAFlashSDRAMCPUDSPI/OI/OI/OFPGAI/OI/OI/OCPUDSPCPUCPUVerilog硬件描述語言硬件描述語言掌握基本概念掌握 Verilog HDL基本結(jié)構(gòu)掌握模塊與聲明掌握數(shù)據(jù)類型與運(yùn)算符號(hào)掌握行為建模掌握Verilog 基本模塊VerilogVerilog可以在三種抽象級(jí)上進(jìn)行描述可以在三

5、種抽象級(jí)上進(jìn)行描述n 行為級(jí)行為級(jí)n 用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述n 在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。n RTL級(jí)級(jí)/功能級(jí)功能級(jí)n 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描述用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描述系統(tǒng)系統(tǒng)n 基于一個(gè)已定義的時(shí)鐘的周期來定義系統(tǒng)模型基于一個(gè)已定義的時(shí)鐘的周期來定義系統(tǒng)模型n 結(jié)構(gòu)級(jí)結(jié)構(gòu)級(jí)/門級(jí)門級(jí)n 用基本單元或低層元件的連接來描述系統(tǒng)以得到更高用基本單元或低層元件的連接來描述系統(tǒng)以得到更高的精確性，特別是時(shí)序方面。的精確性，特別是時(shí)序方面。n 在綜合時(shí)用特定工藝和低層元件

6、將在綜合時(shí)用特定工藝和低層元件將RTL描述映射到門描述映射到門級(jí)網(wǎng)表級(jí)網(wǎng)表模塊基本結(jié)構(gòu)模塊基本結(jié)構(gòu)module module_name /模塊名模塊名（port_list）；）；/端口聲明列表端口聲明列表 input ;/輸入聲明輸入聲明 output ;/輸出聲明輸出聲明 reg ;/寄存器類型聲明寄存器類型聲明 wire ;/線網(wǎng)類型聲明線網(wǎng)類型聲明parameter ;/參數(shù)聲明參數(shù)聲明/主程序代碼主程序代碼 gate level assign level initial always(posedge clk or negedge reset) sub_module u(out,inpu

7、t1,input1)/被調(diào)用子模被調(diào)用子模塊塊 function taskendmodule數(shù)字聲明數(shù)字聲明v數(shù)字的表達(dá)方式： 位寬位寬用十進(jìn)制數(shù)表示數(shù)值的位數(shù)用十進(jìn)制數(shù)表示數(shù)值的位數(shù) 進(jìn)制進(jìn)制用于設(shè)定數(shù)字的基底，一般為用于設(shè)定數(shù)字的基底，一般為h、b、d、o等等 數(shù)值數(shù)值填入有效的填入有效的4種格式的數(shù)字種格式的數(shù)字其數(shù)字包括其數(shù)字包括高阻態(tài)高阻態(tài)和和不確定值不確定值當(dāng)數(shù)值位寬大于指定大小時(shí)，當(dāng)數(shù)值位寬大于指定大小時(shí)，截去高位截去高位v缺省位寬時(shí)，默認(rèn)由缺省位寬時(shí)，默認(rèn)由CPU的數(shù)據(jù)位決定的數(shù)據(jù)位決定數(shù)值邏輯數(shù)值邏輯vVerilogVerilog的四種邏輯值：的四種邏輯值： （0、1、X、Z

8、）01XZ0bufbufbufbufif10、低、偽、邏輯低、地、低、偽、邏輯低、地、VSS、負(fù)插入、負(fù)插入1 1、高、真、高、真、邏輯邏輯高、電源、高、電源、VDD、正插入、正插入X X、不確定：邏輯沖突無法確定其邏輯值、不確定：邏輯沖突無法確定其邏輯值HiZHiZ、高阻抗、三態(tài)、無驅(qū)動(dòng)源、高阻抗、三態(tài)、無驅(qū)動(dòng)源 連接類型變量的種類：連接類型變量的種類：net類型類型功功 能能wire, trisupply1, supply0wor, triorwand, triandtriregtri1, tri0標(biāo)準(zhǔn)內(nèi)部連接線標(biāo)準(zhǔn)內(nèi)部連接線(缺省缺省)電源和地電源和地多驅(qū)動(dòng)源線或多驅(qū)動(dòng)源線或多驅(qū)動(dòng)源線與

9、多驅(qū)動(dòng)源線與能保存電荷的能保存電荷的net無驅(qū)動(dòng)時(shí)上拉無驅(qū)動(dòng)時(shí)上拉/下拉下拉綜合編譯綜合編譯器不支持器不支持的的net類型類型n如果不明確地說明連接是何種類型，應(yīng)該是指如果不明確地說明連接是何種類型，應(yīng)該是指 wire 類型。類型。v寄存器（寄存器（register）類型變量）類型變量 register 型變量能保持其值，直到它被賦于新的值。 register 型變量常用于行為建模，產(chǎn)生測(cè)試的激勵(lì)信號(hào)。 常用行為語句結(jié)構(gòu)來給寄存器類型的變量賦值。v參數(shù)型參數(shù)型 用來指定一個(gè)標(biāo)識(shí)符來代替一個(gè)常量，常用在用來指定一個(gè)標(biāo)識(shí)符來代替一個(gè)常量，常用在信號(hào)位寬定義，延遲時(shí)間定義等，可以增加可信號(hào)位寬定義，

10、延遲時(shí)間定義等，可以增加可讀性，方便程序更改。格式：讀性，方便程序更改。格式： parameter 標(biāo)識(shí)符標(biāo)識(shí)符1=表達(dá)式表達(dá)式1， 標(biāo)識(shí)符標(biāo)識(shí)符2=表達(dá)式表達(dá)式2， 標(biāo)識(shí)符標(biāo)識(shí)符n=表達(dá)式表達(dá)式n; 如：如： parameter width=9;運(yùn)算符和表達(dá)式運(yùn)算符和表達(dá)式操作符類型操作符類型符號(hào)符號(hào)連接及復(fù)制操作符連接及復(fù)制操作符一元操作符一元操作符算術(shù)操作符算術(shù)操作符邏輯移位操作符邏輯移位操作符關(guān)系操作符關(guān)系操作符相等操作符相等操作符按位操作符按位操作符邏輯操作符邏輯操作符條件操作符條件操作符 ！ & | * / %+ - = = = = = = != != =& | &

11、amp;|？:最高最高最低最低優(yōu)先級(jí)優(yōu)先級(jí)Verilog 行為建模行為建模v行為建模： 強(qiáng)調(diào)的是行為，它說明電路的功能。 即是強(qiáng)調(diào)電路的輸入/輸出功能。 但是該行為與實(shí)現(xiàn)無關(guān)，也就是對(duì)如何實(shí)現(xiàn)在行為域中隱蔽起來。 行為級(jí)建模包括：initial語句和always語句。v掌握下面的語句 過程語句(initial) 過程賦值語句(阻塞、非阻塞) 語句塊（順序塊、并行塊） 時(shí)序控制（always）條件語句條件語句v掌握if語句、case語句的實(shí)現(xiàn)電路方式v掌握if語句、case語句的區(qū)別v了解casex語句、 casez語句例：例：8 位計(jì)數(shù)器模塊位計(jì)數(shù)器模塊module counter(qout,

12、reset,clk); output7:0 qout; input clk,reset; reg7:0 qout;always (posedge clk) begin i f (reset) qout=0; else qout=qout+1; endendmodule例例 ：同步置數(shù)、同步清零的計(jì)數(shù)器：同步置數(shù)、同步清零的計(jì)數(shù)器module count(out,data,load,reset,clk); output7:0 out; input7:0 data; input load,clk,reset; reg7:0 out; always (posedge clk) /clk 上升沿觸發(fā)

13、begin if (!reset) out = 0; /同步清0，低電平有效 else if (load) out = data; /同步預(yù)置 else out = out + 1; /計(jì)數(shù) endendmoduleIf語句和語句和case語句實(shí)現(xiàn)語句實(shí)現(xiàn)2-4譯碼器譯碼器module decode2_4(clk,din,dout); input clk; input 1:0din; output 3:0 dout; reg 3:0 dout; always(posedge clk) begin if(din= =2b00) dout=4b0001; else if (din= =2b01)

14、dout=4b0010; else if (din= =2b10) dout=4b0100; else if (din= =2b11) dout=4b1000; else dout=0; endendmouulemodule decode2_4(clk,din,dout); input clk; input 1:0din; output 3:0 dout; reg 3:0 dout; always(posedge clk) begin case(din) 2b00:dout=4b0001; 2b01:dout=4b0010; 2b10:dout=4b0100; 2b11:dout=4b1000

15、; default:dout=0; endendmouule測(cè)試激勵(lì)測(cè)試激勵(lì)v了解測(cè)試激勵(lì)的特點(diǎn)v理解測(cè)試激勵(lì)的原理v掌握測(cè)試激勵(lì)的的基本編寫方法v掌握時(shí)鐘產(chǎn)生程序vreg ck;vinitial beginv ck = 0;v #( period)v foreverv #( period/2) ck = !ck;vendVerilog基本模塊基本模塊v掌握組合邏輯的設(shè)計(jì)原理與方法 能夠編寫譯碼器、七段數(shù)碼顯示 多路選擇器v掌握時(shí)序邏輯的設(shè)計(jì)原理與方法 D觸發(fā)器 鎖存器 計(jì)數(shù)器 分頻器v描述的2 選1MUX module mux2_1b(out,a,b,sel);output f;input

16、a,b,sel;reg out;always (a or b or sel) begin if(sel) f = b; else f = a; endendmodulen4 選選1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器(用case 語句描述 )module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input1:0 sel; reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信號(hào)列表 begin case(sel) 2b00: out=in0; 2b01: out

17、=in1; 2b10: out=in2; 2b11: out=in3; default: out=2bx; endcaseendendmodulemodule decoder_38(out,in); output7:0 out; input2:0 in; reg7:0 out; always (in) begin case(in) 3d0: out=8b11111110; 3d1: out=8b11111101; 3d2: out=8b11111011; 3d3: out=8b11110111; 3d4: out=8b11101111; 3d5: out=8b11011111; 3d6: ou

18、t=8b10111111; 3d7: out=8b01111111; default:out=0; endcase endendmodule n3-8 譯碼器譯碼器Case語句語句n3-8 譯碼器條件語句譯碼器條件語句v電平敏感的1 位數(shù)據(jù)鎖存器module latch_1(q,d,clk);output q;input d,clk;assign q = clk ? d : q; /時(shí)鐘信號(hào)為高電平時(shí)，將輸入端數(shù)據(jù)鎖存endmodulev帶置位和復(fù)位端的1 位數(shù)據(jù)鎖存器module latch_2(q,d,clk,set,reset);output q;input d,clk,set,rese

19、t;assign q = reset ? 0 : (set ? 1 : (clk ? d : q);endmodule鎖存器鎖存器D觸發(fā)器觸發(fā)器v帶異步復(fù)位端的D觸發(fā)器v帶異步置位端的D觸發(fā)器v帶異步復(fù)位端和異步置位端的帶異步復(fù)位端和異步置位端的D觸發(fā)器觸發(fā)器v帶異步復(fù)位端和輸出使能端的上升沿觸發(fā)器帶異步復(fù)位端和輸出使能端的上升沿觸發(fā)器計(jì)數(shù)器計(jì)數(shù)器v 帶計(jì)數(shù)使能端和異步復(fù)位端的8位計(jì)數(shù)器v 可設(shè)定計(jì)數(shù)輸出并帶異步復(fù)位端的可設(shè)定計(jì)數(shù)輸出并帶異步復(fù)位端的8位計(jì)數(shù)器位計(jì)數(shù)器v計(jì)數(shù)器的特例 設(shè)計(jì)某一進(jìn)制的計(jì)數(shù)器 如12進(jìn)制的計(jì)數(shù)器module count_12(clk ,rest,cout);inpu

20、t clk,rest;output 3:0cout;reg 3:0cout;always(posedge clk or negedge rest) begin if(!rest)cout=0; else if(cout=11)cout=0; else cout=cout+1;endendmodule分頻器的設(shè)計(jì) 設(shè)計(jì)一個(gè)占空比為設(shè)計(jì)一個(gè)占空比為50%的的6分頻電路。分頻電路。module see(rest,clk,divide_6);input clk,rest;output divide_6;reg divide_6;reg2:0cnt; always(posedge clk or nege

21、dge rest) begin if(!rest) cnt=0; else if (cnt=3b101) cnt=0; else cnt=cnt+1; end always(posedge clk or negedge rest) begin if(!rest) divide_62) divide_6=1; else divide_6=0; endendmodulev設(shè)計(jì)3分頻電路，其占空比為50%module see(rest,clk,divide_3);input clk,rest;output divide_3;wire divide_3;reg1:0cnt1;reg1:0cnt2;re

22、g q1,q2;always(posedge clk or negedge rest) begin if(!rest) cnt1=0; else if (cnt1=2) cnt1=0; else cnt1=cnt1+1; endalways(posedge clk or negedge rest) begin if(!rest) q11) q1=0; else q1=1; endalways( negedge clk or negedge rest) begin if(!rest) cnt2=0; else if (cnt2=2) cnt2=0; else cnt2=cnt2+1; endva

23、lways( negedge clk or negedge rest)v beginv if(!rest)v q21)v q2=0;v elsev q2=1;v endv assign divide_3=q1&q2;vendmodulev狀態(tài)檢測(cè)序列的設(shè)計(jì) 例設(shè)計(jì)一個(gè)檢測(cè)110序列的電路module test110(clk,rest,din,dout); input clk,rest,din; output dout; reg dout; reg 1:0 n0s,cs; /下一個(gè)狀態(tài)和當(dāng)前狀態(tài)變量 parameter s0=2b00,s1=2b01,s2=2b10; always(posedge clk or negedge rest) begin if(!rest) cs=s0; else cs=n0s; end always(cs or din) begin case(cs) s0:begin dout=0; if(din=0) n0s=s0; else if (din=1) n0s=s