EDA第2章PLD硬件特性與編程技術(shù)

1、EDAEDA技術(shù)與技術(shù)與VHDL VHDL 第第3 3章章3.1 3.1 概概 論論 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖3-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 邏輯可編程邏輯可編程查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) FPGA查找表結(jié)構(gòu)單元查找表結(jié)構(gòu)單元 內(nèi)容可編程內(nèi)容可編程3.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPCPLD期間的發(fā)展歷程n1970，PRO

2、M,EPROM,EEPROM結(jié)構(gòu)的PLDn1974，PLA ( Programmable Logic Array )n1977，PAL ( Programmable Array Logic ) MMI公司，PAL16L8n1985 GAL ( Generic Array Logic ) Lattice公司 GAL16V8,GAL20V8n1985，EPLD ( Erasable PLD)Altera公司n1985，F(xiàn)PGA （ Field Progamable Gate Array）Xilinx公司n1989，CPLD （Complex PLD）Lattice公司3.1 3.1 概概 論論 3

3、.1.2 PLD3.1.2 PLD的分類的分類 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖3-2 按集成度按集成度(PLD)分類分類 3.1 3.1 概概 論論 3.1.2 PLD3.1.2 PLD的分類的分類 1熔絲熔絲(Fuse)型器件。型器件。 2反熔絲反熔絲(Anti-fuse)型器件型器件 。 3EPROM型。稱為紫外線擦除電可編程邏輯器件型。稱為紫外線擦除電可編程邏輯器件 。 4EEPROM型型 。 5SRAM型型 。 6Flash型型 。 CPLD FPGA 3.2 3.2 簡(jiǎn)單簡(jiǎn)單PLDPLD原理原理 3.2

4、.1 3.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖3-3 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 3.2.1 3.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖3-4 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖3-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖3-6 PLD中與陣列表示中與陣列表示 圖圖3-7 PLD中或陣列的表示中或陣列的表示 3-8 陣列線連接表示陣列線連接表示 3.2 3.2 簡(jiǎn)單簡(jiǎn)單PLDPLD原理原理 3.2.2 PROM 圖圖3-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) PROM的基本結(jié)構(gòu)的基本結(jié)構(gòu)地址位寬度：n數(shù)據(jù)位寬度：m3.2 3.2 簡(jiǎn)單簡(jiǎn)單PLDPLD原理原理 3

5、.2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址譯碼器是完成中的地址譯碼器是完成PROM存儲(chǔ)陣列的行存儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是：的選擇，其邏輯函數(shù)是： 3.2 3.2 簡(jiǎn)單簡(jiǎn)單PLDPLD原理原理 3.2.2 PROM 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp行單元的值列是存儲(chǔ)單元陣列第而，其中11 2 1, 1pmMpmpnPROM的邏輯函數(shù)不可編程不可編程可編程可編程3.2 3.2 簡(jiǎn)單簡(jiǎn)單PLDPLD原理原理

6、3.2.2 PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2圖圖3-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) PROM可編程邏輯陣列我們現(xiàn)在來看一個(gè)2X2的PROM的電路結(jié)構(gòu)2X2 PROM的邏輯陣列圖連接符號(hào)用PROM實(shí)現(xiàn)半加器0 00 10 11 0這些存儲(chǔ)單元的值？半加器邏輯表達(dá)式（PROM） PLD的問題？n只能用于組合邏輯n輸入變量的增加，存儲(chǔ)容量按2的冪次增加n不適合很多輸入變量的組合邏輯電路實(shí)現(xiàn)n原因 ？與陣列與陣列 不可編程；不可編程；或陣列或陣列 可編程。可編程。n解決辦法？PLAPLA的結(jié)構(gòu)與或陣列均可編程與或陣列均可編程PLA

7、與PROM的比較PLAPROM地址地址000001010011100101110111PLA的問題n需要簡(jiǎn)化的邏輯函數(shù)表達(dá)式。n多輸入輸出時(shí)，簡(jiǎn)化算法復(fù)雜。n運(yùn)行速度下降。n已經(jīng)淘汰，現(xiàn)主要用于全定制ASIC芯片中n新的替代PLD器件是 ？PAL的結(jié)構(gòu)等價(jià)表達(dá)與陣列與陣列可編程可編程或陣列或陣列固定固定PAL 16V8的結(jié)構(gòu)PAL器件的方框圖PAL器件的特點(diǎn)1.與陣列可編程，或陣列不可編程2.具有時(shí)鐘輸入，觸發(fā)器電路，可用于時(shí)序電路設(shè)計(jì)3.不同應(yīng)用需要不同PAL器件，器件種類較多4.采用熔絲工藝，一次編程。n已經(jīng)被 GAL 器件所取代GAL的原理n和PAL基本一樣，差別是：1.輸出端增加了通用

8、結(jié)構(gòu)輸出邏輯宏單元（OLMC）2.改變輸出方式，通過軟件對(duì)其編程即可實(shí)現(xiàn)，而PAL必須進(jìn)行硬件的改變。3.使用過程中，一種GAL器件可以替代相同管腳數(shù)的所有PAL器件。4.存儲(chǔ)單元采用E2CMOS技術(shù)，可重復(fù)擦寫。2.2.5 GAL 207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE圖圖3-

9、18 GAL16V8的的結(jié)構(gòu)圖結(jié)構(gòu)圖 邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8OLMC結(jié)構(gòu)之1，2（GAL）寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)寄存器雙向輸出結(jié)構(gòu)寄存器雙向輸出結(jié)構(gòu)OLMC結(jié)構(gòu)之3，4（GAL）組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)OLMC結(jié)構(gòu)之5，6（GAL）反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)OLMC結(jié)構(gòu)之7（GAL）簡(jiǎn)單模式輸出簡(jiǎn)單模式輸出GAL器件的問題？1.規(guī)模太小2.寄存器資源太少，不能構(gòu)成復(fù)雜時(shí)序電路。3.I/O不夠靈活，限制了片內(nèi)資源的利用率。4.需要專用編程工具n解決： CPLD的出

10、現(xiàn)CPLD的原理n產(chǎn)品nAltera的MAX7000，MAX3000系列（EEPROM工藝）nXilinx的XC9500系列（Flash工藝）nLattice,Cypress的大部分產(chǎn)品（EEPROM工藝） n下面以Altera公司的MAX7000系列介紹之。3.3 CPLD3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖3-27 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 基于乘積項(xiàng)的PLDnPLD的組成：n宏單元（Marocell)n可編程連線（PIA)nI/O控制塊n宏單元n宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能 ，下圖下圖是宏單元（Marocell

11、)，的結(jié)構(gòu)MAX7000的宏單元結(jié)構(gòu)宏單元的構(gòu)成說明（一）n由三部分組成1.乘積項(xiàng)陣列基本乘積項(xiàng)，共享擴(kuò)展乘積項(xiàng)，并聯(lián)擴(kuò)展乘積項(xiàng)，2.乘積項(xiàng)選擇矩陣3.可編程D觸發(fā)器u各部分的具體作用是： ？宏單元的構(gòu)成說明（二）1.乘積項(xiàng)陣列（圖左）n實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。2.乘積項(xiàng)選擇矩陣（圖中間）n是一個(gè)“或”陣列。兩者一起完成組合邏輯。3.可編程D觸發(fā)器（圖右側(cè)）nD觸發(fā)器的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PI

12、A或輸出到I/O腳。3.3 CPLD3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖3-28 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖3-29 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式 并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng) 不同宏單元信號(hào)的級(jí)聯(lián)級(jí)聯(lián)實(shí)現(xiàn)復(fù)雜邏輯實(shí)現(xiàn)復(fù)雜邏輯3.3 CPLD3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 4 4可編程連線陣列可編程連線陣列(PIA) (PIA) 圖圖2-30 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 5 5I/OI/O控制塊控制塊 圖圖3-31 EPM7128S器件器件的的I/O控制塊控制塊 問題：

13、軟件如何進(jìn)行編程？PLD器件I/O的使用提示1.可配置為：1.單向輸入、單向輸出、雙向、三態(tài)等端口2.PLD器件內(nèi)部信號(hào)不能實(shí)現(xiàn)“高阻態(tài)”3.與其他器件連接時(shí)應(yīng)注意電平匹配4.高阻輸出時(shí)，不能連接過高的電平邏輯n請(qǐng)看下圖的接法LED是否能控制？I/O的高阻輸出IO56=Z LED 不亮不亮 IO56=0 LED 亮亮是嗎？是嗎？FPGA原理：查找表n采用查找表結(jié)構(gòu)的PLD稱為FPGAn如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。n查找表（Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。 nFPGA中 用 4輸入的LUTn每一個(gè)

14、LUT 相當(dāng)于 一個(gè)有4位地址線的16x1的RAM。n一個(gè)N輸入LUT可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。n查找表實(shí)例3.4 FPGA3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 4輸入查表表的例子查找表的工作過程說明LUT的工作過程n用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路nPLD/FPGA開發(fā)軟件計(jì)算邏輯電路的所有可能的結(jié)果（代碼），并把結(jié)果事先寫入RAMn輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。實(shí)際的LUT結(jié)構(gòu)3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與

15、原理 圖圖2-38 LAB陣列陣列 連續(xù)布線 ( Altera 基于查找表（LUT）的 FPGA )LABLE3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-34 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-35 Cyclone LE普通模式普通模式 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-36 Cyclone LE動(dòng)態(tài)算術(shù)模式動(dòng)態(tài)算術(shù)模式 3.4.2 Cyclone3.4.2 Cyclo

16、ne系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-40 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-37 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 3.4 FPGA3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖3-41 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖3-39 LAB控制信號(hào)生成控制信號(hào)生成 嵌入式陣列塊

17、嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM塊，塊，是由一系列的嵌入式是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。用用EAB構(gòu)成不構(gòu)成不同結(jié)構(gòu)的同結(jié)構(gòu)的RAM和和ROM 輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時(shí)鐘EAB的作用n用作ROM,RAM,FIFO等各種類型存儲(chǔ)器n實(shí)現(xiàn)計(jì)數(shù)器，地址譯碼器，硬件乘法器等n多個(gè)EAB可組合，以滿足更大規(guī)模的應(yīng)用3.4 FPGA3.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與

18、工作原理 圖圖3-42 LVDS連接連接 3.4.2 Cyclone3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 FPGA和CPLD的比較1. 邏輯單元FPGA： 單元小，每個(gè)單元輸入變量只有幾個(gè)，邏輯功能弱，觸發(fā)器相對(duì)多。實(shí)現(xiàn)較復(fù)雜的功能需要幾個(gè)單元互聯(lián)組合才能完成?；ヂ?lián)關(guān)系復(fù)雜，適合于數(shù)據(jù)型系統(tǒng)，所需觸發(fā)器多，但邏輯相對(duì)簡(jiǎn)單。CPLD：大單元，變量2028個(gè)，單元功能強(qiáng)大，能完成復(fù)雜函數(shù)，因而互聯(lián)關(guān)系簡(jiǎn)單，延時(shí)=本身延時(shí)+集總總線。觸發(fā)器資源少。2. 互連資源CPLD：PIA聯(lián)線，任一輸入、輸出之間的延時(shí)相等，可預(yù)測(cè)FPGA: 互聯(lián)方式多，實(shí)現(xiàn)同一個(gè)功能可能有不同方案

19、，延時(shí)不等，延時(shí)不可預(yù)測(cè)，因此在用FPGA設(shè)計(jì)ASIC時(shí)除要設(shè)計(jì)功能，還要進(jìn)行延時(shí)設(shè)計(jì)。3. 編程工藝CPLD：EEPROM EPROM FLASH 工藝，功耗大，保密性好FPGA: SRAM工藝，需要配置芯片，功耗低，保密性差，但可在工作時(shí)更換其內(nèi)容，實(shí)現(xiàn)不同的邏輯。補(bǔ)充內(nèi)容：FPGA和CPLD的開發(fā)應(yīng)用選擇 由于各PLD公司的FPGA/CPLD產(chǎn)品在價(jià)格、性能、邏輯規(guī)模和封裝(還包括對(duì)應(yīng)的EDA軟件性能)等方面各有千秋，不同的開發(fā)項(xiàng)目，必須作出最佳的選擇。在應(yīng)用開發(fā)中一般應(yīng)考慮以下幾個(gè)問題。1器件的邏輯資源量的選擇 開發(fā)一個(gè)項(xiàng)目，首先要考慮的是所選的器件的邏輯資源量是否滿足本系統(tǒng)的要求。

20、2芯片速度的選擇 隨著可編程邏輯器件集成技術(shù)的不斷提高，F(xiàn)PGA和CPLD的工作速度也不斷提高，pin to pin延時(shí)已達(dá)ns級(jí)，在一般使用中，器件的工作頻率已足夠了。 3器件功耗的選擇 由于在線編程的需要，CPLD的工作電壓多為5 V，而FPGA的工作電壓的流行趨勢(shì)是越來越低，3.3 V和2.5 V的低工作電壓的FPGA的使用已十分普遍。 4FPGA/CPLD的選擇 FPGA/GPLD的選擇主要看開發(fā)項(xiàng)目本身的需要，對(duì)于普通規(guī)模且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用CPLD比較好。這是因?yàn)椋?(1) 在中小規(guī)模范圍，CPLD價(jià)格較便宜，能直接用于系統(tǒng)。 (2) 開發(fā)CPLD的EDA軟件比較容易

21、得到，其中不少PLD公司將有條件地提供免費(fèi)軟件。 (3) CPLD的結(jié)構(gòu)大多為EEPROM或Flash ROM形式，編程后即可固定下載的邏輯功能，使用方便，電路簡(jiǎn)單。 (4) 目前最常用的CPLD多為在系統(tǒng)可編程的硬件器件，編程方式極為便捷。 (5) CPLD中有專門的布線區(qū)和許多塊，無論實(shí)現(xiàn)什么樣的邏輯功能，或采用怎樣的布線方式，引腳至引腳間的信號(hào)延時(shí)幾乎是固定的，與邏輯設(shè)計(jì)無關(guān)。 nFPGA的使用途徑主要有以下4個(gè)方面：(1) 直接使用。即如CPLD那樣直接用于產(chǎn)品的電路系統(tǒng)板上。 (2) 間接使用。其方法是首先利用FPGA完成系統(tǒng)整機(jī)的設(shè)計(jì)，包括最后的電路板的定型，然后將充分檢證的成功的

22、設(shè)計(jì)軟件，如VHDL程序，交付原供產(chǎn)商進(jìn)行相同封裝形式的掩模設(shè)計(jì)。 (3) 硬件仿真。由于FPGA是SRAM結(jié)構(gòu)，且能提供龐大的邏輯資源，因而適用于作各種邏輯設(shè)計(jì)的仿真器件。從這個(gè)意義上講，F(xiàn)PGA本身即為開發(fā)系統(tǒng)的一部分。 (4) 專用集成電路ASIC設(shè)計(jì)仿真。 2.5 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 圖圖2-43 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 2.5.1 2.5.1 內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(

23、Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的的上升沿移入。上升沿移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。阻態(tài)。TMS測(cè)試模式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必必須在須在TCK的上升沿到來之前穩(wěn)定。的上

24、升沿到來之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，規(guī)范中，該引腳可選該引腳可選)。表表2-1 邊界掃描邊界掃描IO引腳功能引腳功能 圖圖2-44 邊界掃描數(shù)據(jù)移位方式邊界掃描數(shù)據(jù)移位方式 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 圖圖2-45 JTAG BST系

25、系統(tǒng)內(nèi)部結(jié)構(gòu)統(tǒng)內(nèi)部結(jié)構(gòu) 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 圖圖2-46 JTAG BST系統(tǒng)與與系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖器件關(guān)聯(lián)結(jié)構(gòu)圖 2.5 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 圖圖2-47 JTAG BST選擇命令模式時(shí)序選擇命令模式時(shí)序 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 2.5 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 TAP控制器的命令模式有：控制器的命令模式有： SAMPLEPRELOAD指令模式指令模式 EXTEST指令模式指令模式 BYPASS指令模式指令

26、模式 IDCODE指令模式指令模式 USERCODE指令模式指令模式 2.5.3 2.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice2.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 1. ispLSI器件系列器件系列 （1）ispLSI1000E系列。系列。（2）ispLSI2000E/2000VL/200VE系列。系列。（3）ispLSI5000V系列。系列。 （4）ispLSI 8000/8000V系列。系列。 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述

27、2.6.1 Lattice2.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 2. ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn) （1）采用）采用UltraMOS工藝。工藝。（2）系統(tǒng)可編程功能，所有的）系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持 ISP功能。功能。（3）邊界掃描測(cè)試功能。）邊界掃描測(cè)試功能。（4）加密功能。）加密功能。（5）短路保護(hù)功能。）短路保護(hù)功能。2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice2.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 3. ispMACH4000系列系

28、列 4. Lattice EC & ECP系列系列 ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三種供電電壓，分別屬于三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH 4000C 器件系列。器件系列。 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.2 2.6.2 XilinxXilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spar

29、tan 3E器件系列器件系列 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 2.6.3 AlteraAltera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA

30、7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能塊及IP核核 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.4 2.6.4 ActelActel公司的公司的FPGAFPGA器件器件 2.6.5 2.6.5 AlteraAltera公司的公司的FPGAFPGA配置方式與配置器件配置方式與配置器件 器器 件件功能描述功能描述封裝形式封裝形式EPC216956801位，位，3.3/5V供電供電20腳腳PLCC、32 腳腳 TQFPEPC110464961位，位，3.3/5V供電供電8腳腳PDIP、20腳

31、腳PLCCEPC1441440 8001位，位，3.3/5V供電供電8腳腳PDIP、20腳腳PLCC表表2-2 Altera FPGA常用配置器件常用配置器件 2.7 2.7 編程與配置編程與配置 表表2-3 圖圖2-48接口各引腳信號(hào)名稱接口各引腳信號(hào)名稱 基于電可擦除存儲(chǔ)單元的基于電可擦除存儲(chǔ)單元的EEPROM或或Flash技術(shù)。技術(shù)。 基于基于SRAM查找表的編程單元。查找表的編程單元。 基于反熔絲編程單元?；诜慈劢z編程單元。 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDO

32、VCCTMS-TDIGND2.7 2.7 編程與配置編程與配置 2.7.1 JTAG2.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖2-48 CPLD編程下載連接圖編程下載連接圖 2.7 2.7 編程與配置編程與配置 2.7.1 JTAG2.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖2-49 多多CPLD芯片芯片ISP編程連接方式編程連接方式 2.7 2.7 編程與配置編程與配置 2.7.2 2.7.2 使用使用PCPC并行口配置并行口配置FPGAFPGA 圖圖2-50 PS模式，模式，F(xiàn)LEX10K配置時(shí)序配置時(shí)序 2.7.2 2.7.2 使用使用PCPC并行口配置并行

33、口配置FPGAFPGA 圖圖2-51 多多FPGA芯片配置電路芯片配置電路 2.7 2.7 編程與配置編程與配置 2.7.3 FPGA2.7.3 FPGA專用配置器件專用配置器件 圖圖2-52 FPGA使用使用EPC配置器件的配置時(shí)序配置器件的配置時(shí)序 2.7 2.7 編程與配置編程與配置 2.7.3 FPGA2.7.3 FPGA專用配置器件專用配置器件 圖圖2-53 FPGA的配置電路原理圖的配置電路原理圖（注，此圖來自（注，此圖來自Altera資料，中間一上拉線應(yīng)串資料，中間一上拉線應(yīng)串1K電阻）電阻） 2.7 2.7 編程與配置編程與配置 2.7.3 FPGA2.7.3 FPGA專用配置

34、器件專用配置器件 圖圖2-54 EPCS器件配置器件配置FPGA的電路原理圖的電路原理圖 2.7 2.7 編程與配置編程與配置 2.7.4 2.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA FPGA 圖圖2-55 用用89C52進(jìn)行配置進(jìn)行配置 2.7 2.7 編程與配置編程與配置 2.7.5 2.7.5 使用使用CPLDCPLD配置配置FPGA FPGA 使用單片機(jī)配置的缺點(diǎn)：使用單片機(jī)配置的缺點(diǎn)：1、速度慢，不適用于大規(guī)模、速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用；和高可靠應(yīng)用；2、容量小，單片機(jī)引腳少，不適合接大的、容量小，單片機(jī)引腳少，不適合接大的ROM以存以存 儲(chǔ)較大的配置文件；儲(chǔ)

35、較大的配置文件；3、體積大，成本和功耗都不利于相關(guān)的設(shè)計(jì)。、體積大，成本和功耗都不利于相關(guān)的設(shè)計(jì)。 習(xí)習(xí) 題題 2-12-1 OLMC OLMC有何功能？有何功能？說說明明GALGAL是是怎樣實(shí)現(xiàn)怎樣實(shí)現(xiàn)可可編編程程組組合合電電路路與時(shí)與時(shí)序序電電 路的。路的。2-22-2 什什么么是基于乘是基于乘積項(xiàng)積項(xiàng)的可的可編編程程邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)？2-32-3 什什么么是基于是基于查查找表的可找表的可編編程程邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)？2-42-4 FLEX10K FLEX10K系列器件中的系列器件中的EABEAB有何作用？有何作用？2-52-5 與傳統(tǒng)與傳統(tǒng)的的測(cè)試測(cè)試技技術(shù)術(shù)相比，相比，邊邊界界掃掃描技描技

36、術(shù)術(shù)有何有何優(yōu)優(yōu)點(diǎn)？點(diǎn)？2-62-6 解解釋編釋編程程與與配置配置這兩個(gè)概這兩個(gè)概念。念。2-72-7 請(qǐng)參閱請(qǐng)參閱相相關(guān)資關(guān)資料，料，并并回答回答問題問題：如本章：如本章給給出的出的歸類歸類方式，方式，將將基于基于乘乘 積項(xiàng)積項(xiàng)的可的可編編程程邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)的的PLDPLD器件器件歸類為歸類為CPLDCPLD；將將基于基于查查找表的找表的可可編編程程邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)的的PLDPLD器件器件歸類為歸類為FPGAFPGA，那那么么，APEXAPEX系列系列屬屬于什于什么么類類型型PLDPLD器件？器件？MAX IIMAX II系列又系列又屬屬于什于什么類么類型的型的PLDPLD器件？器件？為為

37、什什么么？ 實(shí)實(shí) 驗(yàn)驗(yàn) 與與 設(shè)設(shè) 計(jì)計(jì) 單片機(jī)或單片機(jī)或CPLD及及EPROM配置配置FPGA電路設(shè)計(jì)電路設(shè)計(jì) 根據(jù)圖根據(jù)圖2-50和圖和圖2-55設(shè)計(jì)一個(gè)可對(duì)設(shè)計(jì)一個(gè)可對(duì)EPF1K30配置的電路，配置的電路，其中的配置文件存儲(chǔ)器可以用其中的配置文件存儲(chǔ)器可以用EPROM(如如27C040)擔(dān)任，擔(dān)任，配置控制器用配置控制器用EPM7128S或或89C51來擔(dān)任，要求來擔(dān)任，要求EPROM能放置能放置2個(gè)配置文件，由個(gè)配置文件，由CPLD或單片機(jī)通過控制或單片機(jī)通過控制EPROM地址線的方式，根據(jù)接受命令的方式對(duì)地址線的方式，根據(jù)接受命令的方式對(duì)FPGA配置不同的配配置不同的配置文件。置文件

38、。3.5 硬件測(cè)試技術(shù)1.何為JTAG？2.何為嵌入式邏輯分析儀？JTAG：起源1.隨著IC技術(shù)的發(fā)展，PCB越來越復(fù)雜，尤其是SMD器件(surfacemount packaging device) 的大量使用，PCB面積越越小。2.傳統(tǒng)測(cè)試方法 難以使用1.external test probes（外部測(cè)試探針）2.“bed-of-nails” test fixtures（針床測(cè)試設(shè)備）n1980年，JTAG（the Joint Test Action Group）組織提出了一種新的測(cè)試方案JTAG：結(jié)構(gòu)n定義了一種 boundary-scan testing 方法，在IC芯片中增加實(shí)現(xiàn)這

39、種測(cè)試的電路。n該方法后來成為IEEE1149.1標(biāo)準(zhǔn)n圖示：JTAG接口的信號(hào)定義JTAG：功能n有3個(gè)功能：1.內(nèi)部測(cè)試內(nèi)部測(cè)試一IC內(nèi)部的邏輯測(cè)試2.外部測(cè)試外部測(cè)試一IC間相互連接的測(cè)試（PCB線路測(cè)試）3.取樣測(cè)試取樣測(cè)試一IC正常運(yùn)行時(shí)的數(shù)據(jù)取樣測(cè)試n現(xiàn)在，JTAG電路和接口被廣泛用于芯片的代碼下載代碼下載, 請(qǐng)看電路圖FLEX 10K等器件的JTAG電路JTAG:更多內(nèi)容參見文獻(xiàn)：1.IEEE 1149.1 (JTAG) Boundary-ScanTesting in Altera Devices September 2000, ver. 4.05 Application Not

40、e 392.相關(guān)器件的相關(guān)器件的datasheet嵌入式邏輯分析儀n利用FPGA中的嵌入式RAM模塊和少量的邏輯資源，可以在FPGA中實(shí)現(xiàn)一個(gè)簡(jiǎn)單的嵌入式邏輯分析儀，將內(nèi)部邏輯單元的信號(hào)狀態(tài)通過JTAG口讀出，幫助設(shè)計(jì)者調(diào)試nAltera 的SingalTap II3.7 PLD器件的配置與編程n何謂配置和編程？n將VHDL代碼形成的文件寫入PLD器件的過程n配置（configure）和編程(program)的區(qū)別nProgram：對(duì)flash或者EEPROM工藝的配置芯片或者PLD器件進(jìn)行寫入的過程nConfigure：對(duì)SDRAM工藝的FPGA寫入數(shù)據(jù)必須每次上電后均要進(jìn)行一次，編程文件保

41、存在配置芯片中，上電時(shí)從編程芯片下載到FPGA中Altera的CPLD和FPGA的配置編程過程nCPLD器件可獨(dú)立使用，無需其他編程芯片，直接通過JTAG接口或其他接口進(jìn)行編程(ISP技術(shù))nFPGA器件不能獨(dú)立使用（調(diào)試時(shí)可以），需要和配置芯片一起使用，在生產(chǎn)時(shí)，代碼寫入配置芯片中，應(yīng)用時(shí)，加電后代碼自動(dòng)從配置芯片寫入FPGA中n（ICR-in_circuit Reconfigurablility）PLD器件的2種配置方法2.通過專用編程器配置1.通過PC機(jī)配置通過專用編程器配置MAX7128的配置電路nMAX 7000S devices are in-system programmable

42、 via an industry-standard 4-pin Joint Test Action Group (JTAG) interface (IEEE Std. 1149.1-1990).nThe ISP circuitry in MAX 7000S devices is compatible with IEEE Std. 1532 specification. The IEEE Std. 1532 is a standard developed to allow concurrent ISP between multiple PLD vendors.n電路圖MAX7128的配置電路圖多

43、片MAX7128的配置電路圖Altera公司的FPGA的配置共有7種模式：1.Passive Serial (PS)2.Active Serial (AS)3.Passive Parallel Synchronous (PPS) 4.Fast Passive Parallel (FPP) 5.Passive Parallel Asynchronous (PPA)6.Passive Serial Asynchronous (PSA) 7.Joint Test Action Group (JTAG) JTAG模式可通過FGPA的MSEL0,MSEL1引腳選擇被動(dòng)被動(dòng)/主動(dòng)主動(dòng)串行串行/并行并行異步

44、異步/同步同步？有關(guān)配置的術(shù)語n被動(dòng)被動(dòng)/主動(dòng)主動(dòng) 是指是指FPGA的配置過程是的配置過程是FPGA發(fā)起發(fā)起 還是配置器件（主還是配置器件（主機(jī)機(jī)host）發(fā)起，如是）發(fā)起，如是FPGA器件發(fā)起配置，則為主動(dòng)，器件發(fā)起配置，則為主動(dòng)，否則為被動(dòng)否則為被動(dòng)n串行串行/并行并行配置數(shù)據(jù)通過一根數(shù)據(jù)線傳送道到配置數(shù)據(jù)通過一根數(shù)據(jù)線傳送道到FPGA中為串行，并中為串行，并行配置一般有行配置一般有8根數(shù)據(jù)線，速度更快根數(shù)據(jù)線，速度更快n異步異步/同步同步異步配置，沒有時(shí)鐘信號(hào)線，同步配置有時(shí)鐘信號(hào)線異步配置，沒有時(shí)鐘信號(hào)線，同步配置有時(shí)鐘信號(hào)線Passive Serial (PS) 被動(dòng)串行可通過一下2種方式配置：1.the enhanced configuration devices EPC16, EPC8, and EPC4), EPC2, EPC1, EPC1441 2.serial synchronous microprocessor interface：I.he USB Blaster USB Port Download Cable,II.MasterBlasteTMr communications cable,III.ByteBlasterTM II parallel download cableIV.ByteBlasterMVTM parallel p