數(shù)字邏輯實(shí)驗(yàn)報(bào)告

1、數(shù)字邏輯實(shí)驗(yàn)報(bào)告 數(shù)字邏輯實(shí)驗(yàn)報(bào)告 姓名：任凱 學(xué)號(hào)：139074018 班級(jí)：計(jì) 131 實(shí)驗(yàn)一 3 3- - 8 譯碼器設(shè)計(jì)（原理圖設(shè)計(jì)輸入 ） （ 本實(shí)驗(yàn)將詳細(xì)介紹 altera 公司 max+plus 軟件的基本應(yīng)用） 一、實(shí)驗(yàn)?zāi)康?1. 通過(guò)一個(gè)簡(jiǎn)單的 3-8 譯碼器的設(shè)計(jì)，讓學(xué)生掌握用原理圖描述組合 邏輯電路的設(shè)計(jì)方法。 2. 掌握組合邏輯電路的軟件仿真方法。 3. 初步了解可編程器件設(shè)計(jì)的全過(guò)程。 二、實(shí)驗(yàn)步驟 1. 設(shè)計(jì)輸 入 1.1 啟動(dòng) max+plus軟件包，選擇 file/new 菜單，彈出設(shè)計(jì)輸入選擇窗口，如下圖 1.1 所示: 1.2 選擇 graphic edit

2、or file，單擊 ok按鈕，打開(kāi)原理圖編輯器，進(jìn)入 原理圖設(shè)計(jì)輸入電路編輯狀態(tài)。如下圖 1.2 所示: 1.3 設(shè)計(jì)的輸入 1 ）放置一個(gè)器件在原理圖上 a. 在原理圖的空白處雙擊鼠標(biāo)左鍵（或者單擊右鍵選擇 symbol/enter symbol 快捷菜單），彈出圖 1.3 所示對(duì)話(huà)框。 b. 在 symbol name 框中輸入元件名稱(chēng)或用鼠標(biāo)在元件庫(kù)中選取所需元件，按下 ok按鈕即可。 c. 對(duì)于相同的元件，只要按住 ctrl 鍵的同時(shí)拖動(dòng)鼠標(biāo)即可進(jìn)行復(fù)制；也可采用復(fù)制/粘貼的方法進(jìn)行復(fù)制。 d. 一個(gè)完整的電路應(yīng)包括：輸入端口 input、電路元器件的集合、輸出端口 output。e

3、. 圖 1.4 為 3-8 譯碼器元件的安放結(jié)果。 圖 1.4 2）在器件的管腳上添加連線(xiàn) 把鼠標(biāo)移到元件引腳附近，鼠標(biāo)指針由箭頭變?yōu)槭?，按住鼠?biāo)左鍵拖動(dòng)即可畫(huà)出連線(xiàn)。圖 1.5 為 3-8 譯碼器原理圖。 圖 1.5 3）標(biāo)記輸入/輸出端口屬性 雙擊輸入/輸出端口的pin_name，變成黑色時(shí)輸入標(biāo)記符并回車(chē)確認(rèn)。本譯碼器將三個(gè)輸入端標(biāo)記為 a、b、c，輸出端標(biāo)記為 d0d7。標(biāo)記輸入/輸出端口后的 3-8 譯碼器原理圖如圖 1.6 所示。 圖 1.6 4）保存原理圖 對(duì)于新建文件，單擊保存按鈕會(huì)出現(xiàn)save as（另存為）對(duì)話(huà)框，此時(shí)可選擇（或輸入）保存路徑和文件名稱(chēng)。原理圖的文件擴(kuò)展名

4、為*.gdf。 5）設(shè)置為當(dāng)前文件 點(diǎn)擊 file/project/set project to current file 可將當(dāng)前編輯的文件設(shè)置為當(dāng)前文件。當(dāng)打開(kāi)了幾個(gè)項(xiàng)目文件時(shí)，這個(gè)步驟非常重要，否則將會(huì)出錯(cuò)。 * 初學(xué)者一定要注意這一步驟。 至此，已經(jīng)完成了一個(gè)電路的原理圖設(shè)計(jì)輸入的整個(gè)過(guò)程。 2. 電路的編譯與適配 2.1 選擇芯片型號(hào) 點(diǎn)擊 assign/device 菜單選擇當(dāng)前項(xiàng)目文件欲設(shè)計(jì)實(shí)現(xiàn)的實(shí)際芯片來(lái)進(jìn)行編譯適配。本例選擇 epld epf10k10lc84-4 來(lái)實(shí)現(xiàn)，如圖 2.1 所示。 圖 2.1 如果不選擇適配芯片，開(kāi)發(fā)軟件將自動(dòng)把所有適合本電路的芯片一一進(jìn)行編譯適

5、配，將會(huì)耗費(fèi)大量時(shí)間。 2.2 編譯適配 點(diǎn)擊 max+plus/compiler 菜單，按下彈出窗口（圖 2.2）中的 start按鈕開(kāi)始進(jìn)行編譯，生成下載文件。如果編譯前選擇的芯片是 cpld，則生成的下載文件為*.pof文件（編程目標(biāo)文件）；如果選擇的芯片是 fpga，則生成*.sof文件（sram 配置目標(biāo)文件）。這個(gè)文件用于硬件下載編程時(shí)調(diào)用。同時(shí)還生成一個(gè)*.rpt報(bào)告文件，用于詳細(xì)查看編譯結(jié)果。如果編譯時(shí)出現(xiàn)錯(cuò)誤，則要修改設(shè)計(jì)后重新編譯。 圖 2.2 如果設(shè)計(jì)的電路順利地通過(guò)了編譯，當(dāng)電路不復(fù)雜的情況下，就可以對(duì)芯片進(jìn)行編程下載，直到實(shí)現(xiàn)所設(shè)計(jì)的硬件電路，至此，已經(jīng)完成了一個(gè) e

6、da 的設(shè)計(jì)與實(shí)現(xiàn)的全過(guò)程。如果電路足夠復(fù)雜，就要進(jìn)行仿真。 圖 2.3 3. 電路仿真與時(shí)序分析 max+plus支持電路的功能仿真（前仿真）和時(shí)序仿真（后仿真）。眾所周知，開(kāi)發(fā)人員在進(jìn)行電路設(shè)計(jì)時(shí)，非常希望借助比較先進(jìn)、高效的仿真工具來(lái)節(jié)省設(shè)計(jì)過(guò)程的時(shí)間和成本。因此，eda 工具提供的強(qiáng)大的（在線(xiàn)）仿 真 功 能 迅 速 得 到 了 電 子 工 程 設(shè) 計(jì) 人 員 的 青 睞 ， 這 也 是 當(dāng) 今 eda（cpld/fpga）技術(shù)非?；鸨脑蛑?。 下面通過(guò)本實(shí)驗(yàn)來(lái)介紹 max+plus仿真功能的基本應(yīng)用。 3.1 添加仿真激勵(lì)信號(hào)波形 1 ）啟動(dòng) max+plus/waveform

7、editor 菜單，進(jìn)入波形編輯窗口，如圖 3.1 所示。 圖 3.1 2）將鼠標(biāo)指針移到空白處，單擊鼠標(biāo)右鍵，選擇快捷菜單中的 enter nodes from snf并按鼠標(biāo)左鍵確認(rèn)，出現(xiàn)圖 3.2 所示的對(duì)話(huà)框。 圖 3.2 3）單擊 list和=按鈕，選擇欲仿真的 i/o 管腳。 4）單擊 ok按鈕，列出仿真電路的輸入、輸出管腳圖如圖 3.3 所示。在本列中， 3-8 譯碼器的輸出為灰色，表示未仿真前其輸出是未知的。 圖3.3 5）調(diào)整管腳順序，以符合常規(guī)習(xí)慣。調(diào)整時(shí)只需選中某一管腳并按住鼠標(biāo)左鍵將其拖到相應(yīng)位置即可完成。如圖 3.4。 圖 3.4 6）準(zhǔn)備為電路輸入端口添加激勵(lì)波形。

8、選中欲添加信號(hào)的管腳，窗口左邊的信號(hào)源即刻變成可操作狀態(tài)，這是就可以根據(jù)實(shí)際電路要求選擇信號(hào)源種類(lèi)。本例電路中，選擇時(shí)鐘信號(hào)就可以滿(mǎn)足仿真要求。 7）選擇仿真時(shí)間。仿真時(shí)間長(zhǎng)短由電路實(shí)際要求確定。點(diǎn)擊 file/end time菜單，本實(shí)驗(yàn)選擇軟件默認(rèn)時(shí)間 1us 就能觀察到 3-8 譯碼器的 8 個(gè)輸出狀態(tài)。 8）為 a、 b、 c 三個(gè)端口添加輸入信號(hào)。先選中 a 輸入端，然后再點(diǎn)擊窗口左邊的時(shí)鐘信號(hào)源圖標(biāo)添加激勵(lì)波形，出現(xiàn)圖 3.5 所示的對(duì)話(huà)框。 圖 3.5 本例中，選擇初始電平為 0，時(shí)鐘周期倍數(shù)為 1 ，按下 ok按鈕確認(rèn)。這時(shí)已為輸入端 a 添加了完整的激勵(lì)信號(hào)，點(diǎn)擊全屏顯示按鈕

9、后如圖 3.6 所示。 圖 3.6 根據(jù)電路要求編輯另外兩路輸入端口的激勵(lì)信號(hào)波形。本實(shí)驗(yàn)中，假設(shè)3-8 譯碼器的 a、 b、 c 三路輸入信號(hào)的頻率分別為 1 、 2、 4 倍關(guān)系，則譯碼輸出順序就符合常規(guī)的觀察習(xí)慣。按上述方法，為 b、 c 兩路輸入端口添加激勵(lì)波形后，點(diǎn)擊全屏顯示按鈕后如圖 3.7 所示。 9）保存激勵(lì)信號(hào)編輯結(jié)果。使用 file/save 或關(guān)閉當(dāng)前波形編輯窗口均會(huì)出現(xiàn)圖 3.8 所示的對(duì)話(huà)框，單擊 ok按鈕保存激勵(lì)信號(hào)波形。 圖 3.8 * 注意不要隨意改動(dòng)文件名（仿真波形文件應(yīng) 與設(shè)計(jì)文件同名，僅擴(kuò)展名不同）。 3.2 電路仿真 電路仿真分為功能仿真（前仿真）和時(shí)序

10、仿真（后仿真），而時(shí)序仿真覆蓋了功能仿真，故本實(shí)驗(yàn)直接使用時(shí)序仿真。 1 ）點(diǎn)擊 max+plus/simulator菜單，彈出圖 3.9 所示的對(duì)話(huà)框。 圖 3.9 2）確定仿真時(shí)間。 end time 為 1的整數(shù)倍。如果在添加激勵(lì)信號(hào)時(shí)未設(shè)置結(jié)束時(shí)間，則此時(shí)仿真窗口中的 endtime參數(shù)就不能修改。本例中，使用默認(rèn)時(shí)間，單擊 start按鈕開(kāi)始仿真。如果出現(xiàn)錯(cuò)誤，一般是激勵(lì)信號(hào)添加有誤，查找并修正錯(cuò)誤后重新仿真。本例無(wú)錯(cuò)誤，出現(xiàn)圖 3.10 的提示。 圖 3.10 3）觀察仿真結(jié)果。單擊激勵(lì)輸出波形文件 按鈕，波形如圖 3.11 所示。 圖 3.11 4）從上圖可見(jiàn)，所設(shè)計(jì)的 3-8

11、譯碼器順利的通過(guò)了仿真，設(shè)計(jì)完全正確。下面將上圖放大，仔細(xì)觀察一下電路的時(shí)序。在窗口空白處單擊鼠標(biāo)左鍵，出現(xiàn)測(cè)量標(biāo)尺，然后將標(biāo)尺拖至欲測(cè)量的地方，查看延時(shí)情況。 4. 管腳的重新分配與定位 啟動(dòng) max+plus/floorplan editor 菜單，出現(xiàn)如圖 4.1 所示的芯片管腳自動(dòng)分配畫(huà)面（在芯片的空白處雙擊鼠標(biāo)，可在芯片和芯片的內(nèi)部邏輯塊之間切換）。 * * 注意：不要在芯片的內(nèi)部邏輯視圖下進(jìn)行管腳分配。 圖 4.1 floorplan editor 顯示的是該設(shè)計(jì)項(xiàng)目的管腳分配圖，它是由軟件自動(dòng)分配的。用戶(hù)可以隨意改變管腳分配，以方便與所設(shè)計(jì)的外設(shè)電路進(jìn)行匹配。管腳編輯過(guò)程如下：

12、4.1 按 下 窗 口 左 邊 的 手 動(dòng) 分 配 圖 標(biāo)所 有 管 腳 將 會(huì) 出 現(xiàn) 在窗口中，如圖 4.2 所示。 圖 4.2 4.2 用鼠標(biāo)按住某輸入/輸出端口，并拖到下面芯片的某一管腳上，便可完成一個(gè)管腳的重新分配。注意：芯片上有一些特定功能的管腳，進(jìn)行管腳編輯時(shí)，不要對(duì)這些管腳進(jìn)行分配。另外，在芯片器件選擇中，如果選的是 auto，則不允許對(duì)管腳進(jìn)行在分配。 當(dāng)對(duì)管腳進(jìn)行二次調(diào)整以后，一定要再編譯一次，否則程序下載以后，其管腳功能還是為當(dāng)初的 自動(dòng)分配狀態(tài)。 5. 器件的下載編程與硬件實(shí)現(xiàn) 5.1 實(shí)驗(yàn)箱電路板上的連線(xiàn)用三位撥碼開(kāi)關(guān)代表譯碼器的輸入 a、 b、 c，將其分別與 ep

13、f10k10 芯片的對(duì)應(yīng)管腳相連。用 led 燈來(lái)表示譯碼器的輸出，將 d0d7 對(duì)應(yīng)的管腳分配與 8 只 led 相連。 5.2 器件的編程下載 1 ）啟動(dòng) max+plus/programmer 菜單。如果是第一次啟用，將會(huì)出現(xiàn)填寫(xiě)硬件類(lèi)型對(duì)話(huà)框，請(qǐng)選擇byte blaster并按下ok按鈕確認(rèn)即可。此后，如果需要修改硬件類(lèi)型，可以在打開(kāi) max+plus/programmer 菜單，選擇 options/hardware setup 菜單。2）選中主菜單下的 jtag/multi-device jtag chain 菜單項(xiàng)（第一次啟用可能會(huì)出現(xiàn)問(wèn)話(huà)框，視實(shí)際情況回答確認(rèn)）。 3）啟動(dòng) j

14、tag/multi-device jtag chain setup菜單項(xiàng)，出現(xiàn)圖 4.3 的對(duì)話(huà)框 圖 4.3 4）按下select programming file按鈕，選擇要下載的.sof文件，然后按add按鈕將其加到文件列表中，如圖 4.4 所示。 5）選擇完下載文件后，單擊ok按鈕，出現(xiàn)圖 4.5 所示的下載編程界面 圖 4.5 6）單擊 configure按鈕，進(jìn)行下載編程。如果不能正確下載，請(qǐng)點(diǎn)擊圖 4.4 的detect jtag chain info按鈕進(jìn)行 jtag 測(cè)試， 查找原因。直到完成下載，按 ok鍵退出。 注檢查點(diǎn)提示：電路是否已經(jīng)通過(guò)軟件仿真？管腳二次分配后有沒(méi)有

15、重新編譯？是否已加電？下載電纜是否用錯(cuò)？硬件類(lèi)型設(shè)置是否正確？ cpld/isp 切換開(kāi)關(guān)是否正確？ jtag 接口有無(wú)插反？ 至此，已完成了可編程器件的從設(shè)計(jì)到下載實(shí)現(xiàn)的整個(gè)過(guò)程。 max+plus更多的功能請(qǐng)參考相關(guān)資料。 7）結(jié)合電路功能，在實(shí)驗(yàn)箱上觀察設(shè)計(jì)實(shí)現(xiàn)的結(jié)果。 三、實(shí)驗(yàn)報(bào)告 1 1 、填寫(xiě)下表（填燈亮 (l) 或滅 (m) ） a a b b c c led0 led1 led2 led3 led4 led5 led6 led7 0 0 0 0 0 0 l l m m m m m m m m m m m m m m 1 1 0 0 0 0 m m l l m m m m m m

16、 m m m m m m 0 0 1 1 0 0 m m m m l l m m m m m m m m m m 1 1 1 1 0 0 m m m m m m l l m m m m m m m m 0 0 0 0 1 1 m m m m m m m m l l m m m m m m 1 1 0 0 1 1 m m m m m m m m m m l l m m m m 0 0 1 1 1 1 m m m m m m m m m m m m l l m m 1 1 1 1 1 1 m m m m m m m m m m m m m m l l 2 2 、結(jié)合本次實(shí)驗(yàn)，簡(jiǎn)述原理圖輸入法設(shè)計(jì)組

17、合電路的步驟。 （1）仔細(xì)分析設(shè)計(jì)要求,確定輸入、輸出變量：在本次試驗(yàn)中，需要有三個(gè)變量的輸入，而輸出則是八位； （2）根據(jù)輸入輸出之間的因果關(guān)系,列出輸入輸出對(duì)應(yīng)關(guān)系表,即真值表：將上一步驟的輸入輸出量進(jìn)行抽象，對(duì)輸入和輸出變量賦予 0、1值,作出真值表； （3）根據(jù)真值表填卡諾圖,寫(xiě)輸出邏輯函數(shù)表達(dá)式的適當(dāng)形式，即函數(shù)表達(dá)式； （4）根據(jù)所得到的函數(shù)表達(dá)式畫(huà)出邏輯電路圖，完成最終實(shí)驗(yàn)要求； 3 3 、時(shí)序仿真波形中，輸出波形與輸入波形是否同步變化？如何解釋輸出波形 中存在的毛刺？ （1）如上圖所示，在輸入信號(hào)進(jìn)入之后，輸出信號(hào)會(huì)有短暫的滯后，并不能同步變化； （2） 解釋?zhuān)?在組合邏輯中，

18、由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的（冗余）消去項(xiàng)，但是不能避免功能冒險(xiǎn)，二是在芯片外部加電容。三是增加選通電路。 在組合邏輯中，由于多少輸入信號(hào)變化先后不同、信號(hào)傳輸?shù)穆窂讲煌蚴歉鞣N器件延遲時(shí)間不同（這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)）都有可能造成輸出波形產(chǎn)生不應(yīng)有的尖脈沖（俗稱(chēng)毛刺），這種現(xiàn)象成為冒險(xiǎn)。 （3） 解決辦法： 1.通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，減少毛刺發(fā)生。例如，數(shù)字電路設(shè)計(jì)中，常常采用 gray code 計(jì)數(shù)器取代普通計(jì)數(shù)器，因?yàn)?gray code 計(jì)數(shù)

19、器的 輸出每次只有一位跳變，消除了競(jìng)爭(zhēng)冒險(xiǎn)發(fā)生的條件，避免了毛刺的產(chǎn)生。 2.毛刺并不是對(duì)所有的輸入都有危害，例如：d 觸發(fā)器的 d 輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿且滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，因此可以說(shuō) d 觸發(fā)器的 d 輸入端對(duì)毛刺不敏感。因此，在系統(tǒng)中盡可能采用同步電路，因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。（由于毛刺一般都很短，多為幾納秒，基本上都不可能滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間） 3. 以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時(shí)，我們必須手工修改電路來(lái)去除毛刺。我們通常

20、使用采樣的方法。 一般說(shuō)來(lái)，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說(shuō)在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào)的保持時(shí)間內(nèi)是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行采樣，就可以消除毛刺信號(hào)的影響。 4 4 、請(qǐng)總結(jié)實(shí)驗(yàn)中出現(xiàn)的問(wèn)題，你是如何解決的？ （1 1 ）軟件的使用和安裝 由于在使用的過(guò)程中，電腦并沒(méi)有安裝好的 max+plus 軟件，在拷貝老師的軟件過(guò)程中出現(xiàn)許多問(wèn)題，比如驅(qū)動(dòng)問(wèn)題，版權(quán)問(wèn)題；此外，由于第一次使用該軟件，導(dǎo)致許多功能不是很熟悉，因此花費(fèi)了大量的測(cè)試時(shí)間。 （2 2 ）輸入輸出的抽象化 在學(xué)習(xí)電路設(shè)計(jì)的過(guò)程中，抽象畫(huà)一直都是最難的一部分，由于此次試驗(yàn)

21、有指導(dǎo)書(shū)的存在會(huì)省掉許多麻煩，但自己在實(shí)驗(yàn)之后需要反思 實(shí)驗(yàn)二 全加器設(shè)計(jì) 一、 實(shí)驗(yàn)任務(wù) 設(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位全加器 二、 實(shí)驗(yàn)原理 1. 列出真值表、寫(xiě)出邏輯函數(shù)。 輸入 輸出 實(shí)驗(yàn)結(jié)果 ci-1 bi ai si ci si ci 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 00 01 11 10 0 0 1 0 1 1 1 0 1 0 s i 00 01 11 10 0 0 0 1 0 1 0 1 1 1 c

22、i 邏輯函數(shù)為: s i =c i-1 a i b i +a i c i-1 b i +b i a i c i-1 +a i b i c i-1 =c i-1 a i c i-1 b i c i-1 a i a i c i-1 a i b i b i a i b i b i c i-1 a i b i c i-1 c i =a i b i +a i c i-1 +b i c i-1 =a i b i a i c i-1 b i c i-1 2.用 max+plus2 畫(huà)出實(shí)驗(yàn)原理圖。 ci-1ai bi ci-1ai bi 3.實(shí)驗(yàn)結(jié)果由指導(dǎo)教師現(xiàn)場(chǎng)檢查 三、 實(shí)驗(yàn)連線(xiàn) 全加器的三個(gè)輸入所對(duì)應(yīng)

23、的管腳同三位撥碼開(kāi)關(guān)相連；兩個(gè)輸出所對(duì)應(yīng) 的管腳同兩位發(fā)光二極管相連。 實(shí)驗(yàn)三 七段數(shù)字顯示譯碼器設(shè)計(jì) 一 實(shí)驗(yàn)?zāi)康模?進(jìn)一步了解 altera公司 max+plus 軟件的基本應(yīng)用和用小規(guī)模邏輯電路設(shè)計(jì)一些小型器件的流程。 通過(guò)設(shè)計(jì)一個(gè)七段數(shù)字顯示譯碼器，讓學(xué)生掌握用原理圖描述組合邏輯電路的設(shè)計(jì)方法和組合邏輯電路的軟件仿真方法，進(jìn)而初步了解可編程器件設(shè)計(jì)的全過(guò)程。 二、實(shí)驗(yàn)原理： 1. 七段數(shù)字顯示譯碼器真值表: : （n）10 8421bcd a 3 a 2 a 1 a 0 輸入代碼 a b c d e f g 數(shù)字圖 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1

24、 0 0 1 1 1 1 2 0 0 1 0 0 0 1 0 0 1 0 3 0 0 1 1 0 0 0 0 1 1 0 4 0 1 0 0 1 0 0 1 1 0 0 5 0 1 0 1 0 1 0 0 1 0 0 6 0 1 1 0 0 1 0 0 0 0 0 7 0 1 1 1 0 0 0 1 1 1 1 8 1 0 0 0 0 0 0 0 0 0 0 9 1 0 0 1 0 0 0 0 1 0 0 再用卡諾圖化簡(jiǎn)得如下邏輯函數(shù)表達(dá)式： a=a 3 3 a a 2 2 a a 1 1 a a 0 0 +a 2 2 a a 1 1 a a 0 0 = a 3 3 a a 2 2 a a 1 1 a a 0 0 a a 2 2 a a 1 1 a a 0 0 b= a 2 2 a a 1 1 a a 0 0 + a 2 2 a a 1 1 a a 0 0 = a 2 2