數(shù)電201612期末復習

1、12016-2017 2016-2017 學年學年 第第 1 1 學期學期數(shù)字電路與邏輯設計數(shù)字電路與邏輯設計5 6 5 6 課時課時期期 末末 復復 習習2 考題形式及分值考題形式及分值 一、一、填空題填空題（本大題共（本大題共20空，每空空，每空1分，共分，共20分）分） 二、簡答題二、簡答題（本大題共（本大題共4小題，每題小題，每題5分，共分，共20分）分）三、分析題三、分析題（本大題共本大題共3小題，每題小題，每題10分，共分，共30分）分）四、設計題四、設計題（本大題共（本大題共3小題，每題小題，每題10分，共分，共30分）分）3 第第 一一 部部 分分 1.1 第第2章：章：數(shù)制與

2、碼制數(shù)制與碼制 十進制、二進制、十進制、二進制、16進制、進制、8421BCD碼之間的碼之間的相互轉換。相互轉換。1. (127.625)10 = ( )2 = ( )8。1111111.101177.52. 數(shù)制轉換數(shù)制轉換：(AF)16 = ( )2 = ( )8。257101011114. ( 896 )10 = ( )余余3BCD碼碼？1011110010013. ( 896 )10 = ( )8421BCD碼碼？10001001011041.2 第第3章：章：邏輯代數(shù)基礎邏輯代數(shù)基礎 邏輯代數(shù)中的三個規(guī)則及對偶式與反演式的求邏輯代數(shù)中的三個規(guī)則及對偶式與反演式的求法；最小項和最大項的

3、基本知識。法；最小項和最大項的基本知識。1. 和最小項和最小項 相鄰的最小項的個數(shù)是相鄰的最小項的個數(shù)是( )。FGEDCBAiiiiMmmM 2. ) ()7 , 6 , 5 , 3 , 1 (),(MmCBAF3. 0, 2, 47) ()3 , 1 (Mm1, 34. 已知函數(shù)已知函數(shù) )(EADCDBCBAF則對偶函數(shù)則對偶函數(shù) *F則反演函數(shù)則反演函數(shù) F()AB BCCD ADE()AB BCCD ADE51.3 第第5章：章：邏輯門電路邏輯門電路 TTL門電路門電路VOH、VOL、開門電平、開門電平Von、關門電、關門電平平Voff 的意義；的意義； CMOS與與TTL邏輯門之間

4、的區(qū)別。邏輯門之間的區(qū)別。1. CMOS門電路最突出的特點是什么？門電路最突出的特點是什么？( )靜態(tài)功耗低靜態(tài)功耗低 2. CMOS門電路多余的輸入端決不能門電路多余的輸入端決不能 ( )。懸空懸空3. CMOS門電路的輸出低電平是門電路的輸出低電平是 V，高電平是，高電平是 。0VDD4. TTL與非門某輸入端接電阻與非門某輸入端接電阻 Ri 時，時， TTL 與非門輸出與非門輸出 電平，通常把該阻值稱為關門電阻。電平，通常把該阻值稱為關門電阻。0.91k 3.6V 5. TTL與非門某輸入端接電阻與非門某輸入端接電阻 Ri 時，時，則此時則此時 輸入電平因看做是輸入電平因看做是 (填高或

5、低填高或低) 電平。電平。3.2k 高高61.4 第第6章：章：組合邏輯電路組合邏輯電路 了解各種中規(guī)模集成組合邏輯電路輸入與輸出了解各種中規(guī)模集成組合邏輯電路輸入與輸出的對應關系；的對應關系；1. 輸入低電平有效的輸入低電平有效的 8 線線- 3 線優(yōu)先編碼器，若輸入端線優(yōu)先編碼器，若輸入端則輸出端則輸出端 。1111001001234567IIIIIIII012YYY1002. 3線線8線譯碼器線譯碼器74HC138地址輸入端地址輸入端A2A1A0輸入輸入 101時，輸出時，輸出 為為 。1101111101234567YYYYYYYY3. 四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器 A1A0 為地

6、址信號，為地址信號，D1=0, D2=C, D0=D3=1；當；當 A1A0 = 01 時，時，F(xiàn) = 。071.5 第第8章：章：時序邏輯電路時序邏輯電路 了解觸發(fā)器個數(shù)了解觸發(fā)器個數(shù)n與計數(shù)最大模值的關系；與計數(shù)最大模值的關系； 了解觸發(fā)器個數(shù)了解觸發(fā)器個數(shù)n與環(huán)形、扭環(huán)計數(shù)模值的關系；與環(huán)形、扭環(huán)計數(shù)模值的關系；1. 觸發(fā)器有觸發(fā)器有 個穩(wěn)態(tài)，存儲個穩(wěn)態(tài)，存儲32位二進制信息要位二進制信息要 個個 觸發(fā)器。觸發(fā)器。232162. 用四個觸發(fā)器組成的計數(shù)器最多擁有用四個觸發(fā)器組成的計數(shù)器最多擁有 個有效狀態(tài)，個有效狀態(tài)， 它稱為它稱為 進制計數(shù)器；若要構成七進制計數(shù)器，最進制計數(shù)器；若要構

7、成七進制計數(shù)器，最 少用少用 個觸發(fā)器，它有個觸發(fā)器，它有 個無效狀態(tài)。個無效狀態(tài)。31613. 8 位移位寄存器，可以實現(xiàn)最大模值為位移位寄存器，可以實現(xiàn)最大模值為 的扭環(huán)的扭環(huán) 計數(shù)和最大模值為計數(shù)和最大模值為 的環(huán)形計數(shù)。的環(huán)形計數(shù)。16881.6 第第10章：章：半導體存儲器半導體存儲器 了解存儲器的基本知識；了解存儲器的基本知識；1. 數(shù)字電路系統(tǒng)如果斷電，系統(tǒng)中數(shù)字電路系統(tǒng)如果斷電，系統(tǒng)中RAM中存儲的數(shù)據(jù)中存儲的數(shù)據(jù) 將將 ， ROM中存儲的數(shù)據(jù)將中存儲的數(shù)據(jù)將 。2. 半導體存儲器按照存取方式分可分為半導體存儲器按照存取方式分可分為 、 和和 等三大類。等三大類。3. 欲構成欲

8、構成4K16位的位的RAM，需要，需要 根數(shù)據(jù)線和根數(shù)據(jù)線和 根根 地址線；若擴展為地址線；若擴展為64K32位的位的RAM，需要，需要 片片 4K16位的位的RAM。丟失丟失不丟失不丟失SAMRAMROM1612324. 一個一個 15 位地址碼、位地址碼、8 位輸出的位輸出的ROM，其存儲容量為，其存儲容量為 。32K8 或或 256K91.7 第第11章：章：數(shù)模和模數(shù)轉換器數(shù)模和模數(shù)轉換器 了解了解DAC的主要參數(shù)以及的主要參數(shù)以及DAC輸出電壓與輸入輸出電壓與輸入數(shù)字量的數(shù)字量的10進制數(shù)值成正比的特征；進制數(shù)值成正比的特征； 了解了解ADC的步驟與采樣定理的步驟與采樣定理1. 衡量

9、一個衡量一個D/A轉換器的性能的主要參數(shù)有轉換器的性能的主要參數(shù)有 、轉換誤差轉換誤差和和 。分辨率分辨率轉換時間轉換時間2. ADC的主要參數(shù)也是的主要參數(shù)也是 、轉換轉換 和和轉換轉換 三個。三個。分辨率分辨率誤差誤差速率速率3. 數(shù)模轉換器的輸出電壓與數(shù)字量的一般關系式為數(shù)模轉換器的輸出電壓與數(shù)字量的一般關系式為： 0v10(2 )niiikD2REFnVk 104. 最大輸入數(shù)字量時的最大電壓輸出值最大輸入數(shù)字量時的最大電壓輸出值用用 表示表示 ，即即 所對應的十進制值乘以系數(shù)所對應的十進制值乘以系數(shù)k的結果的結果。FSR11115. 4 位二進制位二進制DAC的數(shù)字量取值是的數(shù)字量取

10、值是 ，若要求輸出，若要求輸出電壓變化范圍為電壓變化范圍為08V，則，則 k = V，LSB = V, FSR= V。0150.50.57. 56. A/ /D轉換過程包括轉換過程包括 、 、 和和編碼編碼四個步驟。四個步驟。 取樣取樣保持保持量化量化7. 根據(jù)取樣定理，取樣頻率根據(jù)取樣定理，取樣頻率 模擬信號中的模擬信號中的最高頻率的最高頻率的 倍。倍。 大于等于大于等于2111.8 第第12章：章：可編程邏輯器件可編程邏輯器件 了解可編程邏輯器件按陣列結構可分為哪幾類；了解可編程邏輯器件按陣列結構可分為哪幾類；PLA、PAL、GAL的特征。的特征。12 PROM 與陣列不可編程，或陣列可編

11、程。與陣列不可編程，或陣列可編程。 PLA 與陣列和或陣列都可編程。與陣列和或陣列都可編程。 PAL 也包含與陣列和或陣列?；蜿嚵胁豢删幊?，只有也包含與陣列和或陣列。或陣列不可編程，只有與陣列可編程。與陣列可編程。 GAL 開始采用開始采用 EEPROM 工藝，從而可以進行重復編工藝，從而可以進行重復編程，克服了上述三種器件只能一次編程的問題。結構上，相程，克服了上述三種器件只能一次編程的問題。結構上，相比于比于 PAL ，GAL 對輸出對輸出 I/O 進行了較大的改進，增加了進行了較大的改進，增加了OL MC (輸出邏輯宏單元輸出邏輯宏單元)，為邏輯電路設計提供了極大的靈活，為邏輯電路設計提

12、供了極大的靈活性。性。 第第 二二 部部 分分 2.1 第第3章：章：邏輯代數(shù)基礎邏輯代數(shù)基礎 用公式法化簡邏輯函數(shù)用公式法化簡邏輯函數(shù) 卡諾圖化簡邏輯函數(shù)（最簡與或式、最簡或與卡諾圖化簡邏輯函數(shù)（最簡與或式、最簡或與式，任意項、約束條件的理解與應用）式，任意項、約束條件的理解與應用）DEFGEBEFDABDCAABADP)(DEFGEBAEFBDCAABADEFGEBBDCAAEBBDCA1.1314)( )()()(FEDFBFECADBCABAAYDEFFBCEFABDCAABAYDEFFBBDCAAFBBDCA)(FBDBACY)(DBBFACCDBAABCF 2.15)( )(ECD

13、BAECDBAY)(ECDBAECDBABBABA)(EC CE)()(GHFFEEBCDBAABBAF)()(GHFFEBCDBBABBA)(B3.4.013245761213151489111016)12,10, 9 , 2()14,11, 8 , 7 , 5 , 0(),(dmDCBAF1111CDAB000111100001111011BDABADADBF最簡與或式最簡與或式5.17)15,13, 6()14, 9 , 8 , 7 , 1 , 0(),(dMDCBAF01324576121315148911100CDAB000111100001111000000)(CBCBF最簡或與式

14、最簡或與式6.18CDAB0001111000011110DCCBADCACDBAY0 ACBCD111111BADY7.最簡與或式最簡與或式192.2 第第5章：章：邏輯門電路邏輯門電路邏輯門中的三極管工作在開關狀態(tài)（要么截止、要么邏輯門中的三極管工作在開關狀態(tài)（要么截止、要么飽和，放大狀態(tài)只是過渡狀態(tài)）。飽和，放大狀態(tài)只是過渡狀態(tài)）。會識常見邏輯門的邏輯符號會識常見邏輯門的邏輯符號VOH、VOL、開門電平、開門電平Von、關門電平、關門電平Voff的意義，低的意義，低電平噪聲容限電平噪聲容限=Voff - -VOL； 高電平噪聲容限高電平噪聲容限=VOH - -Von；CMOS與與TTL邏

15、輯門之間的區(qū)別：邏輯門之間的區(qū)別： CMOS邏輯門輸入端無論接多大的電阻，輸入電平邏輯門輸入端無論接多大的電阻，輸入電平視為低電平，視為低電平，TTL邏輯門輸入端接的電阻邏輯門輸入端接的電阻門開門電門開門電阻阻Ron，輸入端算作高電平，輸入端算作高電平，關門電阻關門電阻Roff輸入端算輸入端算作低電平；作低電平；20 TTL輸入端可以懸空輸入端可以懸空(懸空算高電平懸空算高電平)，CMOS邏輯邏輯門輸入端不允許懸空。門輸入端不允許懸空。 CMOS邏輯門的高電平就是電源電壓邏輯門的高電平就是電源電壓VCC(或或VDD)，低電平就是低電平就是0V。OC門可以接成線與，但必須有上拉電阻到門可以接成線

16、與，但必須有上拉電阻到VCC (或或VDD)才能正常工作。才能正常工作。三態(tài)門接成總線形式，任意一個時刻有且僅有一個三三態(tài)門接成總線形式，任意一個時刻有且僅有一個三態(tài)門處于工作狀態(tài)，其他三態(tài)門必須均為高阻態(tài)。態(tài)門處于工作狀態(tài)，其他三態(tài)門必須均為高阻態(tài)。1. 下圖各電路能否實現(xiàn)圖中所給出的邏輯功能？下圖各電路能否實現(xiàn)圖中所給出的邏輯功能？懸空懸空( )1ABABY TTL邏輯門邏輯門CMOS邏輯門邏輯門懸空懸空( )&ABABY 21接地接地( )1ABABY TTL邏輯門邏輯門CMOS邏輯門邏輯門VDD( )&ABABY 2. 分析右圖電路，畫出輸出端分析右圖電路，畫出輸出端

17、F 的波形。的波形。YABCBACBACYA&BEN&A&BEN&CY1223. 簡述簡述TTL邏輯門與邏輯門與CMOS邏輯門的區(qū)別。邏輯門的區(qū)別。2.3 第第6章：章：組合邏輯電路組合邏輯電路 掌握掌握組合邏輯電路和時序邏輯電路的異同。組合邏輯電路和時序邏輯電路的異同。2.4 第第10章：章：半導體存儲器半導體存儲器 掌握半導體存儲器的分類以及各自的特點。掌握半導體存儲器的分類以及各自的特點。 第第 三三 部部 分分 3.1 第第6章：章：組合邏輯電路組合邏輯電路包括考試的后兩道大題：包括考試的后兩道大題： 三、分析題三、分析題（本大題共（本大題共3小題，每題

18、小題，每題10分，共分，共30分）分） 四、設計題四、設計題（本大題共（本大題共3小題，每題小題，每題10分，共分，共30分）分） 總共總共 6 小題，共小題，共 60 分，最重的部分。分，最重的部分。 其實，分析設計就是相反的過程。其實，分析設計就是相反的過程。23簡單簡單SSI組合邏輯電路的分析和設計；組合邏輯電路的分析和設計；會用譯碼器和數(shù)據(jù)選擇器會用譯碼器和數(shù)據(jù)選擇器(降維法降維法)實現(xiàn)指定邏輯函數(shù)實現(xiàn)指定邏輯函數(shù).1. 題題6-2 試分析下圖所示電路的邏輯功能。試分析下圖所示電路的邏輯功能。AC Y0 Y1B&=1&=1CBAABCBAABYC BAY)( )( 10

19、解解：由電路圖可得由電路圖可得由此可得電路的真值表由此可得電路的真值表 AB CY0Y10000000110010100110110010101011100111111 根據(jù)功能表可以看出，電路根據(jù)功能表可以看出，電路的邏輯功能是的邏輯功能是一位二進制數(shù)全加一位二進制數(shù)全加器器。其中，。其中，A 和和 B 是兩個加數(shù)，是兩個加數(shù)，C 低位的進位數(shù)，低位的進位數(shù)，Y0 是和數(shù)，是和數(shù)，Y1 是向高位的進位數(shù)。是向高位的進位數(shù)。262. 某一代碼轉換電路，其輸入為某一代碼轉換電路，其輸入為8421BCD碼碼 A4A3A2A1，輸出為余輸出為余3BCD碼碼 B4B3B2B1 ，要求寫出輸出端，要求寫

20、出輸出端B4、B3、B2、B1邏輯函數(shù)的最簡與或式邏輯函數(shù)的最簡與或式 (方法不限，但需寫出方法不限，但需寫出簡要求解過程，無需畫邏輯電路圖簡要求解過程，無需畫邏輯電路圖)。27解解：根據(jù)題意列出該真值表根據(jù)題意列出該真值表輸輸 入入輸輸 出出A4 A3 A2 A1B4 B3 B2 B10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 再根據(jù)真值表分別再根據(jù)真值表分

21、別填輸出端填輸出端 B4、B3、B2、B1邏輯函數(shù)的四個卡諾邏輯函數(shù)的四個卡諾圖如下：圖如下：00 01 11 10000111100101100011A4 A3 A2 A1 B4 231344AAAAAB01234567892800 01 11 10000111101011001100A4 A3 A2 A1 B3 12323133AAAAAAAB00 01 11 10000111101000111001A4 A3 A2 A1 B2 00 01 11 10000111100000111110A4 A3 A2 A1 B1 12122AAAAB11AB 3. 用一片集成用一片集成8選選1數(shù)據(jù)選擇器

22、數(shù)據(jù)選擇器CT74151和必要的門電路和必要的門電路設計一個函數(shù)發(fā)生器，其功能如下表所示。要求采用設計一個函數(shù)發(fā)生器，其功能如下表所示。要求采用降維法并選記圖變量降維法并選記圖變量D?？刂菩盘柨刂菩盘朘1 K2輸出輸出F0 00 11 01 1 Y CT74151 D7 D6 D5 D4 D3 D2 D1 D0A2A1A0EN0G7MUXDC DCDC DC 2930解解: 根據(jù)功能表可填出卡如圖如下，再降根據(jù)功能表可填出卡如圖如下，再降 D 。 0 1 0 1 1 1 1 0 1 0 1 0 1 0 0 000 01 11 1000011110K1K2CD0 100011110K1K2CDD

23、D1DDD001236745CK11K2F1 Y CT74151 D7 D6 D5 D4 D3 D2 D1 D0A2A1A0EN0G7MUXD4. 寫出圖寫出圖P6-3所示電路的邏輯表達式，并化簡為最簡所示電路的邏輯表達式，并化簡為最簡 與或表達式。與或表達式。 1ABCY0Y1Y2Y3Y4Y5Y6A0A1A2STAY7STBSTCF1&F2&F3&31解解2：由電路圖可得填出卡諾圖：由電路圖可得填出卡諾圖ABCBAF1ACCBF3ABCCBACBACBAF201324576BCA000111 10011F101324576BCA000111 1001F20132457

24、6BCA000111 1001F311111111132333.2 第第7章：章：集成觸發(fā)器集成觸發(fā)器 觸發(fā)器的分析與相互轉換（用觸發(fā)器的分析與相互轉換（用JK觸發(fā)器轉換成指觸發(fā)器轉換成指定功能的觸發(fā)器）；定功能的觸發(fā)器）； 觸發(fā)器相關電路（不超過兩個觸發(fā)器）畫波形。觸發(fā)器相關電路（不超過兩個觸發(fā)器）畫波形。1. 20142015學年第二學期學年第二學期(A卷卷) 四、四、1. 解解 由電路可得：由電路可得：CPDQn1CPQAAQnnCPACPAQ342. 20142015學年第二學期學年第二學期(A卷卷) 四、四、2. 解解 對對T觸發(fā)器：觸發(fā)器：CICIQQ 1D=1TCPnn1nQTQ

25、TQnQT對對D觸發(fā)器：觸發(fā)器：DQ1n對比可得：對比可得：nQTD353.3 第第8章：章：時序邏輯電路時序邏輯電路 用用JK觸發(fā)器設計簡單的時序邏輯電路；觸發(fā)器設計簡單的時序邏輯電路； 基于基于74L160、161、163計數(shù)器的分析（不多于兩計數(shù)器的分析（不多于兩片）和設計（只有片）和設計（只有1片）。片）。1. 題題8-1 試分析下圖所示時序邏輯電路的邏輯功能，試分析下圖所示時序邏輯電路的邏輯功能，列出狀態(tài)轉移真值表，畫出狀態(tài)轉換圖。列出狀態(tài)轉移真值表，畫出狀態(tài)轉換圖。FF1Q0Q11FF0CPXY1J C1 1K1J C1 1K=11&解：電路屬同步時序電路。分析過程如下：電

26、路屬同步時序電路。分析過程如下： 寫方程式寫方程式: 輸出方程輸出方程:nnnnQQQQY0101 驅(qū)動方程組驅(qū)動方程組:nQXKJKJ011001 求狀態(tài)方程，列狀態(tài)表、畫狀態(tài)圖。求狀態(tài)方程，列狀態(tài)表、畫狀態(tài)圖。JK觸發(fā)器的特性方程：觸發(fā)器的特性方程：niiniiniQKQJQ1將驅(qū)動方程代入特性方程可得將驅(qū)動方程代入特性方程可得狀態(tài)方程組狀態(tài)方程組：nnnnnnnnnnnQQXQQXQQXQQQQQ1010101100010)( 1 136 根據(jù)狀態(tài)方程組和輸出方程可得根據(jù)狀態(tài)方程組和輸出方程可得狀態(tài)轉換真值表狀態(tài)轉換真值表：10000011001101000111輸出輸出次次 態(tài)態(tài)現(xiàn)現(xiàn)

27、態(tài)態(tài)輸入輸入nQ0nQ111nQ10nQ00001111XY11000011111001000100 根據(jù)狀態(tài)轉換真值表得根據(jù)狀態(tài)轉換真值表得狀態(tài)轉換圖如下狀態(tài)轉換圖如下：/YQ1Q0X0/1100111000/00/00/01/11/01/01/0此電路是一個此電路是一個同步模同步模4可逆計數(shù)器可逆計數(shù)器。當。當X=0時，實現(xiàn)模時，實現(xiàn)模 4 加法加法計數(shù)，當計數(shù)，當X=1時，電路進行減時，電路進行減1計數(shù)，實現(xiàn)模計數(shù)，實現(xiàn)模4減法計數(shù)器。減法計數(shù)器。37382. 試用一片試用一片CT74161與少量的門電路，利用清零法實現(xiàn)與少量的門電路，利用清零法實現(xiàn)模模 9 的計算器，要求圖中畫出進位輸

28、出端的計算器，要求圖中畫出進位輸出端CO。 解解： 9 進制計數(shù)器的進制計數(shù)器的有效工作狀態(tài)表如下有效工作狀態(tài)表如下序號序號 Q3Q2Q1Q0000001000120010300114010050101601107011181000暫態(tài)暫態(tài)1001 用用異步清零異步清零的思路，則有暫態(tài)的思路，則有暫態(tài)反饋清零方程反饋清零方程03QQCR 則電路如下頁右圖則電路如下頁右圖CP11&CO解解 兩片兩片CT74161首先異步級聯(lián)成模首先異步級聯(lián)成模256電路，組成兩電路，組成兩級級16進制計數(shù)器，左邊芯片是低位，右邊芯片是高進制計數(shù)器，左邊芯片是低位，右邊芯片是高位，計數(shù)范圍位，計數(shù)范圍(0

29、)16 (FF)16；其次，通過與非門構成；其次，通過與非門構成反饋回路對兩級反饋回路對兩級CT74161進行異步清零，所以計數(shù)器進行異步清零，所以計數(shù)器的計數(shù)范圍的計數(shù)范圍(有效狀態(tài)有效狀態(tài))改為改為(0)16 (55)16，而，而 (56)16為為暫態(tài)，即當兩片暫態(tài)，即當兩片CT74161的八個輸出端從的八個輸出端從(00000000)2計數(shù)到計數(shù)到(01010110)2是異步清零從而開始新一輪計數(shù)。是異步清零從而開始新一輪計數(shù)。 該電路的模值該電路的模值 (56)16 = ( 5166 )10= (86)103. 20142015學年第二學期學年第二學期(A卷卷) 五、五、2. 如果電路

30、中，芯片換成如果電路中，芯片換成 CT74163，則沒有暫態(tài)。，則沒有暫態(tài)。電路的模值電路的模值 (56)16 +1= ( 5166 )10+1= (87)1039403.4 第第9章：章：脈沖產(chǎn)生與整形電路脈沖產(chǎn)生與整形電路 會識用會識用555接成的三種組態(tài)（施密特比較器、單穩(wěn)接成的三種組態(tài)（施密特比較器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器）態(tài)觸發(fā)器和多諧振蕩器） 根據(jù)輸入波形會畫施密特比較器的輸出波形；根據(jù)輸入波形會畫施密特比較器的輸出波形； 會求單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器的特征參數(shù)；會求單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器的特征參數(shù)； 了解二極管的單向?qū)щ娦浴㈦娙蓦妷翰煌蛔円约傲私舛O管的單向?qū)щ娦浴㈦娙蓦妷翰?/p>

31、突變以及簡單簡單RC的充放電特性。的充放電特性。1. 分析計算題分析計算題（本小題（本小題10分）分）(a) 該該555定時器組成什么電路定時器組成什么電路(2分分)；(b) 畫出相應的輸出波形畫出相應的輸出波形(8分分)；(c) 說出本電路的一個用途說出本電路的一個用途(2分分)。VCCCC R RD DVSS COCOOUTOUTDTRTRTHTH555555V VCCCCu ui iu u0 00.010.01F Ftui013VCCCC23VCCCCu00t2163458741解：解： 根據(jù)根據(jù)555定時器定時器功能，可以畫出功能，可以畫出輸出波形。輸出波形。uIt013VCCCC23

32、VCCCC0tuO波形變換或脈沖波形變換或脈沖整形或脈沖鑒幅整形或脈沖鑒幅。這是一個施密特這是一個施密特 觸發(fā)器。觸發(fā)器。42432. 題題9-8 試用試用555定時器設計一個振蕩頻率為定時器設計一個振蕩頻率為 10 kHz，占空比為占空比為 25% 的多諧振蕩器。計算出外接電阻和電容的多諧振蕩器。計算出外接電阻和電容的值，并畫出電路。設定時電阻的值，并畫出電路。設定時電阻 R1 = 10k 。解：解：電路如下電路如下vOVCC12345678COOUTVCCGNDDISTH555TRRDCRpR1R2D1D232110101 )(7 . 0CRRT25. 0211RRRq聯(lián)立求解，可得：聯(lián)立

33、求解，可得： pFCkR 3571 30244U0CR 8 476 5552 1 53UCUCCUi3 3. .分析分析/ /設計題設計題（本小題（本小題1010分）分） 555 定時器構成的電路如圖所示，圖中定時器構成的電路如圖所示，圖中 R = 2.2 k， C = 2200 F。 電路是什么電路？電路是什么電路？(2分分) 計算相關時間參數(shù)并根據(jù)輸入計算相關時間參數(shù)并根據(jù)輸入 波形繪出波形繪出U0、UC的波形圖。的波形圖。Ui0tUCC13T=10s0.0145 解解 單穩(wěn)態(tài)觸發(fā)器；單穩(wěn)態(tài)觸發(fā)器；1.15.324wtRCsUi0tUCC13T=10s0t0tUCU0UCC23wt46v0CR 8 476 5552 1 53VCCvi0.01U0CR 8 476 5552 1 53vcVCCvi0.0