EDA實(shí)驗(yàn)指導(dǎo)書1209

1、實(shí)驗(yàn)一QuartusII軟件應(yīng)用一、實(shí)驗(yàn)?zāi)康?、熟悉EDA開(kāi)發(fā)平臺(tái)的基本操作。2、掌握EDA開(kāi)發(fā)工具的圖形設(shè)計(jì)方法。3、掌握?qǐng)D形設(shè)計(jì)的編譯與驗(yàn)證方法。二、實(shí)驗(yàn)儀器PC機(jī)一臺(tái)QuartusII軟件三、實(shí)驗(yàn)內(nèi)容1、實(shí)驗(yàn)原理圖：建立一個(gè)4-bit 計(jì)數(shù)器圖形設(shè)計(jì)文件（如圖1.1示）；圖 1.1 圖形設(shè)計(jì)例圖利用向?qū)?chuàng)建一個(gè)新器件（6位全加器：使能、流水線等參數(shù)自行設(shè)定）。2、實(shí)驗(yàn)步驟：新建一個(gè)文件夾，一般在F盤里。打開(kāi)QuartusII軟件，選擇File/New,在彈出的窗口中選Device Design Files選項(xiàng)卡，再選擇Block Diagram/Schematic 選項(xiàng)，單擊OK后打開(kāi)圖

2、形編輯窗口。 選擇File/Save As命令，保存文件在已經(jīng)創(chuàng)建的文件夾里。當(dāng)出現(xiàn)詢問(wèn)是否創(chuàng)建工程的窗口，應(yīng)當(dāng)單擊是進(jìn)入創(chuàng)建工程流程，否則要重新創(chuàng)建工程把文件添加進(jìn)去。打開(kāi)工程中的原理圖文件，在原理圖編輯窗口的任何一個(gè)位置右擊，將出現(xiàn)快捷菜單，選擇Insert /Symbol命令，出現(xiàn)元件輸入對(duì)話框，選擇相應(yīng)的器件，并連接好電路，然后分別在input和output 的PIN NAME上雙擊使其變黑色，再分別輸入引腳名。選擇Processing/Start Compilation命令，進(jìn)行全程編譯。打開(kāi)波形編輯器，選擇File/New，在New中選擇Other Files中的 Vector W

3、aveform File 選項(xiàng)，單擊OK，出現(xiàn)空白的波形編譯窗口選擇File/Save As命令，存盤。文件名一定要與原理圖文件名一致。然后添加相應(yīng)的端口信號(hào)節(jié)點(diǎn)到波形編輯器中，設(shè)置合理的輸入信號(hào)。 選擇Processing/Start Simulation，進(jìn)行波形仿真。選擇Tools/MegaWizard Plug-In Manager,根據(jù)向?qū)崾緞?chuàng)建一個(gè)位全加器。、實(shí)驗(yàn)結(jié)果記錄：打印出實(shí)驗(yàn)原理圖與仿真波形圖，打印出利用向?qū)?chuàng)建的新器件的圖形，完成實(shí)驗(yàn)報(bào)告四、實(shí)驗(yàn)研究與思考1、延遲時(shí)間分析、最高工作頻率分析等時(shí)間分析有何重要性？ 2、流水線的作用是什么？對(duì)那些性能有影響？2、功能仿真、驗(yàn)

4、證起到什么作用？實(shí)驗(yàn)二 VHDL軟件設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉EDA開(kāi)發(fā)平臺(tái)的基本操作。2、掌握EDA開(kāi)發(fā)工具的VHDL設(shè)計(jì)方法。3、掌握硬件描述語(yǔ)言設(shè)計(jì)的編譯與驗(yàn)證方法。二、實(shí)驗(yàn)儀器PC機(jī)一臺(tái)QuartusII軟件三、實(shí)驗(yàn)內(nèi)容1、24進(jìn)制加法計(jì)數(shù)器的程序：LIBRARY Ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -個(gè)位數(shù)計(jì)數(shù) qb: out ST

5、D_LOGIC_VECTOR(1 DOWNTO 0); -十位數(shù)計(jì)數(shù)END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);begin if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; Elsif tmb=10 and tma=0011 then tma:=0

6、000; tmb:=00; else tma:=tma+1; end if; end if; end if; qa=tma; qb BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000000 ; A NULL ; END CASE ; END PROCESS P1;P2：PROCESS(CLK) -計(jì)數(shù)器 BEGIN IF CLKEVENT AND CLK = 1 THEN C

7、NT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ; END CASE ; END PROCESS P3; END;例4.1是掃描顯示的示例程序，其中clk是掃描時(shí)鐘；SG為7段控制信號(hào)，由高位至低位分別接g、f、e、d、c、b、a 7個(gè)段；BT是位選控制信號(hào)，接圖中的8個(gè)選通信號(hào)：k1、k2、k8 。程序中CNT8是一個(gè)3位計(jì)數(shù)器，作掃描計(jì)數(shù)信號(hào)，由進(jìn)程P2生成；進(jìn)程P3是7段譯碼查表輸出程序，進(jìn)程P1是對(duì)8個(gè)數(shù)碼管選通的掃描程序，例如當(dāng)CNT8等于001 時(shí)，K2對(duì)應(yīng)的數(shù)碼管被選通，同時(shí)，A被賦值3，再由進(jìn)程P3譯碼輸出100

8、1111，顯示在數(shù)碼管上即為“3”；當(dāng)CNT8掃變時(shí)，將能在8個(gè)數(shù)碼管上顯示數(shù)據(jù)：13579BDF 。四、實(shí)驗(yàn)研究與思考1、字符顯示亮度和掃描頻率的關(guān)系，且讓人感覺(jué)不出光爍現(xiàn)象的最低掃描頻率是多少？2、掃描顯示和靜態(tài)顯示有什么差別？使用掃描顯示有什么好處？ 實(shí)驗(yàn)五 VHDL硬件設(shè)計(jì)-計(jì)數(shù)器及時(shí)序電路描述一、實(shí)驗(yàn)?zāi)康?、了解時(shí)序電路的經(jīng)典設(shè)計(jì)方法（JK觸發(fā)器和一般邏輯門組成的時(shí)序邏輯電路）。2、了解同步計(jì)數(shù)器，異步計(jì)數(shù)器的使用方法。3、了解同步計(jì)數(shù)器通過(guò)清零阻塞法和預(yù)顯數(shù)法得到循環(huán)任意進(jìn)制計(jì)數(shù)器的方法。4、理解時(shí)序電路和同步計(jì)數(shù)器加譯碼電路的聯(lián)系，設(shè)計(jì)任意編碼計(jì)數(shù)器。5、了解同步設(shè)計(jì)和異步設(shè)計(jì)的

9、區(qū)別。二、實(shí)驗(yàn)儀器PC機(jī)一臺(tái)QuartusII軟件 EDA實(shí)驗(yàn)箱三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容中的六個(gè)實(shí)驗(yàn)均要通過(guò)實(shí)驗(yàn)十的“掃描顯示電路”進(jìn)行顯示，具體連線根據(jù)每個(gè)實(shí)驗(yàn)內(nèi)容完成時(shí)的管腳分配來(lái)定義，同相應(yīng)的輸入輸出接口功能模塊相連，掃描模塊的設(shè)計(jì)參考實(shí)驗(yàn)四。1、用JK觸發(fā)器設(shè)計(jì)異步四位二進(jìn)制加法計(jì)數(shù)器。8位LED數(shù)碼管16進(jìn)制顯示掃描顯示驅(qū)動(dòng)電路設(shè)計(jì)，實(shí)驗(yàn)參考原理圖如圖5.1所示。其中，計(jì)數(shù)時(shí)鐘頻率CLK40Hz；四位JK觸發(fā)器接成異步計(jì)數(shù)器；SEL0SEL2為掃描地址（控制八位數(shù)碼管的掃描順序和速度）；AG為顯示譯碼輸出，代表數(shù)碼管的八個(gè)段位（a,b,c,d,e,f,g）；八位數(shù)碼管同時(shí)順序顯示0F。圖

10、5.1 計(jì)數(shù)器設(shè)計(jì)參考原理圖3.繪制原理圖后進(jìn)行仿真驗(yàn)證，最后下載到實(shí)驗(yàn)箱。4、自行設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告四、實(shí)驗(yàn)研究與思考1、說(shuō)明在FPGA設(shè)計(jì)中，同步設(shè)計(jì)和異步設(shè)計(jì)的不同之處。2、圖形設(shè)計(jì)和VHDL語(yǔ)言設(shè)計(jì)編程各有什么優(yōu)點(diǎn)，混合編程時(shí)應(yīng)注意些什么問(wèn)題？實(shí)驗(yàn)六 函數(shù)信號(hào)發(fā)生器一、實(shí)驗(yàn)?zāi)康?、了解函數(shù)信號(hào)發(fā)生的方法。2、掌握LPM_ROM的使用方法。3、了解DAC0832的工作原理和控制時(shí)序。4、掌握DAC0832的控制時(shí)序的VHDL設(shè)計(jì)實(shí)現(xiàn)方法。5、了解低通濾波電路的原理及其在信號(hào)發(fā)生中的應(yīng)用。2、熟悉SignalTap II測(cè)試方法。二、實(shí)驗(yàn)儀器計(jì)算機(jī)、QuartusII軟件、EDA試

11、驗(yàn)箱、示波器。三、實(shí)驗(yàn)內(nèi)容1、在Quartus II上完成正弦信號(hào)發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測(cè)，包括SignalTap II測(cè)試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測(cè)試和利用示波器測(cè)試。示例程序如例6.1，【例6.1】 正弦信號(hào)發(fā)生器頂層設(shè)計(jì)LIBRARY IEEE; -正弦信號(hào)發(fā)生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; -信號(hào)源時(shí)鐘 DOUT : OUT STD

12、_LOGIC_VECTOR (7 DOWNTO 0) ); -8位波形數(shù)據(jù)輸出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -調(diào)用波形數(shù)據(jù)存儲(chǔ)器LPM_ROM文件：data_rom.vhd聲明PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0) ; -6位地址信號(hào) inclock : IN STD_LOGIC ; -地址鎖存時(shí)鐘 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5

13、 DOWNTO 0); -設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器 BEGINPROCESS(CLK ) -LPM_ROM地址發(fā)生器進(jìn)程 BEGINIF CLKEVENT AND CLK = 1 THEN Q1Q1, q = DOUT,inclock=CLK); -例化END;波形數(shù)據(jù)對(duì)應(yīng)的文件表如下：信號(hào)輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的DAC0832，注意其轉(zhuǎn)換速率是1s，其引腳功能簡(jiǎn)述如下：ILE：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在5V上；WR1、WR2：寫信號(hào)1、2，低電平有效；XFER：數(shù)據(jù)傳送控制信號(hào)，低電平有效；VREF：基準(zhǔn)電壓，可正可負(fù)，10V10V；RFB：反饋電阻端；IOUT1

14、/IOUT2：電流輸出端。D/A轉(zhuǎn)換量是以電流形式輸出的，所以必須將電流信號(hào)變?yōu)殡妷盒盘?hào)；AGND/DGND：模擬地與數(shù)字地。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。建議選擇GW48系統(tǒng)的電路模式No.5，由附錄對(duì)應(yīng)的電路圖可見(jiàn)，DAC0832的8位數(shù)據(jù)口D7.0分別與FPGA的PIO31、30.、24相連，如果目標(biāo)器件是EP1C3T144，則對(duì)應(yīng)的引腳是：72、71、70、69、68、67、52、51；時(shí)鐘CLK接系統(tǒng)的clock0，對(duì)應(yīng)的引腳是93，選擇的時(shí)鐘頻率不能太高（轉(zhuǎn)換速率1s，）。還應(yīng)該注意，DAC0832電路須接有+/-12V電壓：G

15、W48系統(tǒng)的+/-12V電源開(kāi)關(guān)在系統(tǒng)左側(cè)上方。然后下載SINGT.sof到FPGA中；波形輸出在系統(tǒng)右下角，將示波器的地與GW48系統(tǒng)的地（GND）相接，信號(hào)端與“AOUT”信號(hào)輸出端相接。如果希望對(duì)輸出信號(hào)進(jìn)行濾波，將GW48系統(tǒng)右下角的撥碼開(kāi)關(guān)的“8”向下?lián)?，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。4、自行設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告四、實(shí)驗(yàn)研究與思考1、采用本方法估計(jì)可以產(chǎn)生的正弦波的頻率能到多少？2、若要產(chǎn)生任意信號(hào)波形和高速波形輸出應(yīng)該注意什么問(wèn)題？附錄1 GW48 EDA/SOPC主系統(tǒng)使用說(shuō)明第一節(jié) GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹一、GW48系統(tǒng)使用注意事項(xiàng)

16、 1、閑置不用GW48系統(tǒng)時(shí)，必須關(guān)閉電源！ 2、在實(shí)驗(yàn)中，當(dāng)選中某種模式后，要按一下右側(cè)的復(fù)位鍵，以使系統(tǒng)進(jìn)入該結(jié)構(gòu)模式工作。注意此復(fù)位鍵僅對(duì)實(shí)驗(yàn)系統(tǒng)的監(jiān)控模塊復(fù)位，而對(duì)目標(biāo)器件FPGA沒(méi)有影響，F(xiàn)PGA本身沒(méi)有復(fù)位的概念，上電后即工作，在沒(méi)有配置前，F(xiàn)PGA的I/O口是隨機(jī)的，故可以從數(shù)碼管上看到隨機(jī)閃動(dòng)，配置后的I/O口才會(huì)有確定的輸出電平。3、換目標(biāo)芯片時(shí)要特別注意，不要插反或插錯(cuò)，也不要帶電插拔，確信插對(duì)后才能開(kāi)電源。其它接口都可帶電插拔。請(qǐng)?zhí)貏e注意，盡可能不要隨意插拔適配板，及實(shí)驗(yàn)系統(tǒng)上的其他芯片。4、 使用實(shí)驗(yàn)系統(tǒng)前，查閱系統(tǒng)的默認(rèn)設(shè)置ppt文件：EDA技術(shù)與VHDL書實(shí)驗(yàn)課件說(shuō)

17、明_必讀 .ppt。二、GW48系統(tǒng)主板結(jié)構(gòu)與使用方法以下將詳述GW48系列SOPC/EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（GW48-PK2/CK）結(jié)構(gòu)與使用方法，對(duì)于這2種型號(hào)的不同之處將給予單獨(dú)指出。該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。即可通過(guò)控制接口鍵，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因而，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化-重配置。這種“多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：1、適應(yīng)更多的實(shí)驗(yàn)與開(kāi)發(fā)項(xiàng)目；2、適應(yīng)更多的PLD公司的器件；3、適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說(shuō)明如下。以下是對(duì)GW48系統(tǒng)主板功

18、能塊的注釋。附圖1 GW48 EDA系統(tǒng)電子設(shè)計(jì)二次開(kāi)發(fā)信號(hào)圖（1） “模式選擇鍵”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。這些結(jié)構(gòu)如第二節(jié)的13 張實(shí)驗(yàn)電路結(jié)構(gòu)圖所示。例如選擇了“NO.3”圖，須按動(dòng)系統(tǒng)板上此鍵，直至數(shù)碼管“模式指示”數(shù)碼管顯示“3”，于是系統(tǒng)即進(jìn)入了NO.3 圖所示的實(shí)驗(yàn)電路結(jié)構(gòu)。（2） 適配板：這是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座。對(duì)于不同的目標(biāo)芯片可配不同的適配座。可用的目標(biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件。第七節(jié)的表中已列出多種芯片對(duì)系統(tǒng)板引腳的對(duì)應(yīng)關(guān)系，以利在實(shí)驗(yàn)時(shí)經(jīng)常查用。

19、（3） ByteBlasterMV編程配置口：如果要進(jìn)行獨(dú)立電子系統(tǒng)開(kāi)發(fā)、應(yīng)用系統(tǒng)開(kāi)發(fā)、電子設(shè)計(jì)競(jìng)賽等開(kāi)發(fā)實(shí)踐活動(dòng)，首先應(yīng)該將系統(tǒng)板上的目標(biāo)芯片適配座拔下（對(duì)于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨(dú)立系統(tǒng)上適配板上的10芯口相接，進(jìn)行在系統(tǒng)編程（如GWDVP-B板），進(jìn)行調(diào)試測(cè)試?！癇yteBlasterMV”口能對(duì)不同公司，不同封裝的CPLD/FPGA進(jìn)行編程下載，也能對(duì)isp單片機(jī)89S51等進(jìn)行編程。編程的目標(biāo)芯片和引腳連線可參考附圖1，從而進(jìn)行二次開(kāi)發(fā)。（4）ByteBlasterII編程配置口：該口主要用于對(duì)Cyclone系列AS模式專

20、用配置器件EPCS4和EPCS1等編程。 (5) 混合工作電壓源：系統(tǒng)不必通過(guò)切換即可為CPLD/FPGA目標(biāo)器件提供5V、3.3V、2.5V、1.8V和1.5V工作電源，此電源位置可參考附圖1。（6）JP5編程模式選擇跳線：（僅GW48-PK2型含此）。如果要對(duì)Cyclone的配置芯片進(jìn)行編程，應(yīng)該將跳線接于“ByBtII”端，在將標(biāo)有“ByteBlasterII”編程配置口同適配板上EPCS4/1的AS模式下載口用10芯線連接起來(lái)，通過(guò)QuartusII進(jìn)行編程。當(dāng)短路“Others”端時(shí)，可對(duì)其它所有器件編程，端口信號(hào)參考附圖1。（7）JP6/JVCC/VS2編程電壓選擇跳線：跳線JVC

21、C（GW48PK2型標(biāo)為“JP6”）是對(duì)編程下載口的選擇跳線。對(duì)5V器件，如10K10、10K20、7128S、1032、95108、89S51單片機(jī)等，必須選“5.0V”。而對(duì)低于或等于3.3V的低壓器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律選擇“3.3V”一端。（8）并行下載口：此接口通過(guò)下載線與微機(jī)的打印機(jī)口相連。來(lái)自PC機(jī)的下載控制信號(hào)和CPLD/FPGA的目標(biāo)碼將通過(guò)此口，完成對(duì)目標(biāo)芯片的編程下載。計(jì)算機(jī)的并行口通信模式最好設(shè)置成“EPP”模式。（9）鍵1鍵8 ：為實(shí)驗(yàn)信號(hào)控制鍵，此8個(gè)鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的

22、功能及其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中的電路圖。（10）鍵9鍵14 ：（GW48PK2型含此鍵）此6個(gè)鍵不受“多任務(wù)重配置”電路控制，由于鍵信號(hào)速度慢，所以其鍵信號(hào)輸入口是全開(kāi)放的，各端口定義在插座“JP8”處，可通過(guò)手動(dòng)節(jié)插線的方式來(lái)實(shí)用，鍵輸出默認(rèn)高電平。注意：鍵1至鍵8是由“多任務(wù)重配置”電路結(jié)構(gòu)控制的，所以鍵的輸出信號(hào)沒(méi)有抖動(dòng)問(wèn)題，不需要在目標(biāo)芯片的電路設(shè)計(jì)中加入消抖動(dòng)電路，這樣，能簡(jiǎn)化設(shè)計(jì)，迅速入門。但設(shè)計(jì)者如果希望完成鍵的消抖動(dòng)電路設(shè)計(jì)練習(xí)，必須使用鍵9至鍵14來(lái)實(shí)現(xiàn)。（11）數(shù)碼管18/發(fā)光管D1D16 ：受“多任務(wù)重配置”電路控制，它們的連

23、線形式也需參照第二節(jié)的電路圖。（12）“時(shí)鐘頻率選擇” ：位于主系統(tǒng)的右小側(cè)，通過(guò)短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時(shí)鐘頻率信號(hào)。對(duì)于“CLOCK0”，同時(shí)只能插一個(gè)短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號(hào)頻率范圍：0.5Hz50MHz。由于CLOCK0可選的頻率比較多，所以比較適合于目標(biāo)芯片對(duì)信號(hào)頻率或周期測(cè)量等設(shè)計(jì)項(xiàng)目的信號(hào)輸入端。右側(cè)座分三個(gè)頻率源組，它們分別對(duì)應(yīng)三組時(shí)鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個(gè)短路帽分別插于對(duì)應(yīng)座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個(gè)信號(hào)頻率。需要特別注意的

24、是，每一組頻率源及其對(duì)應(yīng)時(shí)鐘輸入端，分別只能插一個(gè)短路帽。也就是說(shuō)最多只能提供4個(gè)時(shí)鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（13）揚(yáng)聲器：與目標(biāo)芯片的“SPEAKER”端相接，通過(guò)此口可以進(jìn)行奏樂(lè)或了解信號(hào)的頻率，它與目標(biāo)器件的具體引腳號(hào)，應(yīng)該查閱附錄第3節(jié)的表格。（14） PS/2接口：通過(guò)此接口，可以將PC機(jī)的鍵盤和/或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實(shí)驗(yàn)，GW48-GK/PK2含另一PS/2接口，引腳連接情況參見(jiàn)實(shí)驗(yàn)電路結(jié)構(gòu) NO.5（附圖7）。（15）VGA視頻接口：通過(guò)它可完成目標(biāo)芯片對(duì)VGA顯示器的控制。詳

25、細(xì)連接方式參考附圖 7（對(duì)GW48-PK2主系統(tǒng)），或附圖13（GW48-CK主系統(tǒng)）。（16） 單片機(jī)接口器件：它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上：連接方式可參見(jiàn)附圖11。注1：對(duì)于GW48-PK2系統(tǒng)，實(shí)驗(yàn)板右側(cè)有一開(kāi)關(guān)，若向“TO_ FPGA”撥，將RS232通信口直接與FPGA相接；若向“TO_MCU”撥，則與89S51單片機(jī)的P30和P31端口相接。于是通過(guò)此開(kāi)關(guān)可以進(jìn)行不同的通信實(shí)驗(yàn)，詳細(xì)連接方式可參見(jiàn)附圖11。平時(shí)此開(kāi)關(guān)應(yīng)該向“TO_MCU”撥，這樣可不影響FPGA的工作!注2：GW48-EK系統(tǒng)上的用戶單片機(jī)89C51的各引腳是獨(dú)立的（時(shí)鐘已接12MHz），沒(méi)有和其他任何電

26、路相連，實(shí)驗(yàn)時(shí)必須使用連接線連接，例如，若希望89C51通過(guò)實(shí)驗(yàn)板右側(cè)的RS232口與PC機(jī)進(jìn)行串行通信，必須將此單片機(jī)旁的40針座（此座上每一腳恰好與89C51的對(duì)應(yīng)腳相接）上的P30、P31分別與右側(cè)的TX30、RX30相接。（17） RS-232串行通訊接口：此接口電路是為FPGA與PC通訊和SOPC調(diào)試準(zhǔn)備的?；蚴筆C機(jī)、單片機(jī)、FPGA/CPLD三者實(shí)現(xiàn)雙向通信。對(duì)于GW48-EK系統(tǒng)，其通信端口是與中間的雙排插座上的TX30、RX31相連的。詳細(xì)連接方式參考附圖11（對(duì)GW48-GK/PK2主系統(tǒng)），或附圖13（對(duì)GW48-CK主系統(tǒng)）。（18）“AOUT” D/A轉(zhuǎn)換 ：利用此電

27、路模塊（實(shí)驗(yàn)板左下側(cè)），可以完成FPGA/CPLD目標(biāo)芯片與D/A轉(zhuǎn)換器的接口實(shí)驗(yàn)或相應(yīng)的開(kāi)發(fā)。它們之間的連接方式可參閱附圖7（實(shí)驗(yàn)電路結(jié)構(gòu) NO.5）：D/A的模擬信號(hào)的輸出接口是“AOUT”，示波器可掛接左下角的兩個(gè)連接端。當(dāng)使能撥碼開(kāi)關(guān)8：“濾波1”時(shí)，D/A的模擬輸出將獲得不同程度的濾波效果 。注意：進(jìn)行D/A接口實(shí)驗(yàn)時(shí)，需打開(kāi)系統(tǒng)上側(cè)的+/-12V電源開(kāi)關(guān)（實(shí)驗(yàn)結(jié)束后關(guān)上此電源?。?。（19）“AIN0”/“AIN1”：外界模擬信號(hào)可以分別通過(guò)系統(tǒng)板左下側(cè)的兩個(gè)輸入端“AIN0”和“AIN1”進(jìn)入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。通過(guò)

28、適當(dāng)設(shè)計(jì)，目標(biāo)芯片可以完成對(duì)ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作,并可通過(guò)系統(tǒng)板提供的譯碼顯示電路，將測(cè)得的結(jié)果顯示出來(lái)。此項(xiàng)實(shí)驗(yàn)首先需參閱第二節(jié)的“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”有關(guān)0809與目標(biāo)芯片的接口方式，同時(shí)了解系統(tǒng)板上的接插方法以及有關(guān)0809工作時(shí)序和引腳信號(hào)功能方面的資料。注意：不用0809時(shí)，需將左下角的撥碼開(kāi)關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”打?yàn)榻梗合蛏蠐?，以避免與其他電路沖突。 ADC0809 A/D轉(zhuǎn)換實(shí)驗(yàn)接插方法（如，附圖7，實(shí)驗(yàn)電路結(jié)構(gòu) NO.5圖所示）：a、 左下角撥碼開(kāi)關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”撥為使能：向下?lián)?，即將ENABLE

29、(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)0，表示禁止0809工作，使它的所有輸出端為高阻態(tài)。b、 左下角撥碼開(kāi)關(guān)的“轉(zhuǎn)換結(jié)束”使能，則使EOC(7)PIO36，由此可使FPGA對(duì)ADC0809的轉(zhuǎn)換狀態(tài)進(jìn)行測(cè)控。（20） VR1/“AIN1”：VR1電位器，通過(guò)它可以產(chǎn)生0V+5V 幅度可調(diào)的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時(shí)，VR1將與IN1自動(dòng)斷開(kāi)）。若利用VR1產(chǎn)生被測(cè)電壓，則需使0809的第25腳置高電平，即選擇IN1通道，參考“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”。（21） AIN0的特殊用法 ：系統(tǒng)板上設(shè)置了一個(gè)比較器電路

30、，主要以LM311組成。若與D/A電路相結(jié)合，可以將目標(biāo)器件設(shè)計(jì)成逐次比較型A/D變換器的控制器件參考“實(shí)驗(yàn)電路結(jié)構(gòu)NO.5”。（22） 系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)和LCD控制單片機(jī)的復(fù)位端相連。因此兼作單片機(jī)的復(fù)位鍵。（23）下載控制開(kāi)關(guān) ：（僅GW48GK/PK型含此開(kāi)關(guān)）在系統(tǒng)板的左側(cè)的開(kāi)關(guān)。當(dāng)需要對(duì)實(shí)驗(yàn)板上的目標(biāo)芯片下載時(shí)必須將開(kāi)關(guān)向上打（即“DLOAD”）；而當(dāng)向下打（LOCK）時(shí)，將關(guān)閉下載口，這時(shí)可以將下載并行線拔下而作它用（這時(shí)已經(jīng)下載進(jìn)FPGA的文件不會(huì)由于下載口線的電平變動(dòng)而丟失）；例如拔下的25芯下載線可以與其他適配板上的

31、并行接口相接，以完成類似邏輯分析儀方面的并行通信實(shí)驗(yàn)。（24） 跳線座SPS ：短接“T_F”可以使用“在系統(tǒng)頻率計(jì)”。頻率輸入端在主板右側(cè)標(biāo)有“頻率計(jì)”處。模式選擇為“A”。短接“PIO48”時(shí)，信號(hào)PIO48可用，如實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1中的PIO48。平時(shí)應(yīng)該短路“PIO48”。（25）目標(biāo)芯片萬(wàn)能適配座CON1/2 ：在目標(biāo)板的下方有兩條80個(gè)插針插座（GW48-CK系統(tǒng)），其連接信號(hào)如附圖1所示，此圖為用戶對(duì)此實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)作二次開(kāi)發(fā)提供了條件。對(duì)于GW48-GK/PK2/EK系統(tǒng)，此適配座在原來(lái)的基礎(chǔ)上增加了20個(gè)插針，功能大為增強(qiáng)。增加的20插針信號(hào)與目標(biāo)芯片的連接方式可參考“實(shí)驗(yàn)

32、電路結(jié)構(gòu)NO.5”、附圖11和第3節(jié)表格。GW48-EK系統(tǒng)中此20的個(gè)插針信號(hào)全開(kāi)放。（26）左下?lián)艽a開(kāi)關(guān) ：（僅GK/PK2/EK型含此開(kāi)關(guān)）撥碼開(kāi)關(guān)的詳細(xì)用法可參考實(shí)驗(yàn)電路結(jié)構(gòu) NO.5圖（附圖7）。（27）上撥碼開(kāi)關(guān) ：（僅GK/PK2型含此開(kāi)關(guān)）是用來(lái)控制數(shù)碼管作掃描顯示用的。當(dāng)要將8個(gè)數(shù)碼管從原來(lái)的重配置可控狀態(tài)下向掃描顯示方式轉(zhuǎn)換時(shí)，可以將此撥碼開(kāi)關(guān)全部向下?lián)?，然后將左下?cè)的撥碼開(kāi)關(guān)的“DS8使能”向上撥。這時(shí)，由這8個(gè)數(shù)碼管構(gòu)成的掃描顯示電路可附圖12。（28）ispPAC下載板 ：對(duì)于GW48-GK系統(tǒng)，其右上角有一塊ispPAC模擬EDA器件下載板，可用于模擬EDA實(shí)驗(yàn)中對(duì)

33、ispPAC10/20/80等器件編程下載用，詳細(xì)方法請(qǐng)看光盤中：“模擬EDA實(shí)驗(yàn)演示”的POWER POINT。（29）8X8數(shù)碼點(diǎn)陣 ：（僅GW48-GK型含此）在右上角的模擬EDA器件下載板上還附有一塊數(shù)碼點(diǎn)陣顯示塊，是通用共陽(yáng)方式，需要16根接插線和兩根電源線連接。詳細(xì)方法請(qǐng)看“實(shí)驗(yàn)演示”的POWER POINT。（30）+/-12V電源開(kāi)關(guān)：在實(shí)驗(yàn)板左上角。有指示燈。電源提供對(duì)象：1）與082、311及DAC0832等相關(guān)的實(shí)驗(yàn)；2）模擬信號(hào)發(fā)生源；3）GW48-DSP/DSP+適配板上的D/A及參考電源；此電源輸出口可參見(jiàn)附圖1。平時(shí)，此電源必須關(guān)閉?。?1）智能邏輯筆：（僅GK/

34、PK2型含此）邏輯信號(hào)由實(shí)驗(yàn)板左側(cè)的“LOGIC PEN INPUT”輸入。測(cè)試結(jié)果：a、“高電平”：判定為大于3V的電壓；亮第1個(gè)發(fā)光管； b、“低電平”：判定為小于1V的電壓；亮第2個(gè)發(fā)光管。c、“高阻態(tài)”：判定為輸入阻抗大于100K歐姆的輸出信號(hào)；亮第3個(gè)發(fā)光管。注意，此功能具有智能化；d、“中電平”：判定為小于3V，大于1V的電壓；亮第4個(gè)發(fā)光管。e、“脈沖信號(hào)”：判定為存在脈沖信號(hào)時(shí)；亮所有的發(fā)光管。 （注意，使用邏輯筆時(shí)，clock0/clock9上不要接50MHz，以免干擾）。（30）模擬信號(hào)發(fā)生源：（GK/PK2型含此）信號(hào)源主要用于DSP/SOPC實(shí)驗(yàn)及A/D高速采樣用信號(hào)源

35、。使用方法如下：a、打開(kāi)+/-12V電源；b、用一插線將右下角的某一頻率信號(hào)（如65536Hz）連向單片機(jī)上方插座“JP18”的INPUT端；c、這時(shí)在“JP17”的OUTPUT端及信號(hào)掛鉤“WAVE OUT”端同時(shí)輸出模擬信號(hào)，可用示波器顯示輸出模擬信號(hào)（這時(shí)輸出的頻率也是65536Hz）；e、實(shí)驗(yàn)系統(tǒng)右側(cè)的電位器上方的3針座控制輸出是否加入濾波：向左端短路加濾波電容；向右短路斷開(kāi)濾波電容；f、此電位器是調(diào)諧輸出幅度的，應(yīng)該將輸出幅度控制在0-5V內(nèi)。（32）JP13選擇VGA輸出：（僅GW48-GK/PK2含此）。將“ENBL”短路，使VGA輸出顯示使能；將“HIBT”短路，使VGA輸出顯

36、示禁止，這時(shí)可以將來(lái)自外部的VGA顯示信號(hào)通過(guò)JP12座由VGA口輸出。此功能留給SOPC開(kāi)發(fā)。（33）FPGA與LCD連接方式：（僅PK2型含此）。由附圖11的實(shí)驗(yàn)電路結(jié)構(gòu)圖COM可知，默認(rèn)情況下，F(xiàn)PGA是通過(guò)89C51單片機(jī)控制LCD液晶顯示的，但若FPGA中有Nios嵌入式系統(tǒng)，則能使FPGA直接控制LCD顯示。方法是拔去此單片機(jī)（在右下側(cè)），用連線將座JP22/JP21（LCD顯示器引腳信號(hào)）各信號(hào)分別與座JP19/JP20（FPGA引腳信號(hào)）相連接即可。針對(duì)目標(biāo)器件的型號(hào)，查表鎖定引腳后，參考.gwdvpbH128X64液晶顯示使用說(shuō)明.doc 即可。 （34）JP23使用說(shuō)明：（

37、僅GW48-GK/PK2型含此）。單排座JP23有3個(gè)信號(hào)端，分別來(lái)自此單片機(jī)的I/O口。（35）使用舉例： 若模式鍵選中了“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1”，這時(shí)的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口PI/O3128（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O2724、PI/O2320和PI/O1916 ，共4組4位二進(jìn)制I/O端口分別通過(guò)一個(gè)全譯碼型7段譯碼器輸向系統(tǒng)板的7段數(shù)碼管。這樣，如果有數(shù)據(jù)從上述任一組四位輸出，就能在數(shù)碼管上顯示出相應(yīng)的數(shù)值，其數(shù)值對(duì)應(yīng)范圍為： FPGA/CPLD輸出000000010010 1100110111101111

38、 數(shù) 碼 管 顯 示 0 1 2 C D E F端口I/O3239分別與8個(gè)發(fā)光二極管D8D1相連，可作輸出顯示，高電平亮。還可分別通過(guò)鍵8和鍵7，發(fā)出高低電平輸出信號(hào)進(jìn)入端口I/049和48 ；鍵控輸出的高低電平由鍵前方的發(fā)光二極管D16和D15顯示，高電平輸出為亮。此外，可通過(guò)按動(dòng)鍵4至鍵1，分別向FPGA/CPLD的PIO0PIO15輸入4位16進(jìn)制碼。每按一次鍵將遞增1，其序列為1，2，9，A，F(xiàn)。注意，對(duì)于不同的目標(biāo)芯片，其引腳的I/O標(biāo)號(hào)數(shù)一般是同GW48系統(tǒng)接口電路的“PIO”標(biāo)號(hào)是一致的（這就是引腳標(biāo)準(zhǔn)化），但具體引腳號(hào)是不同的，而在邏輯設(shè)計(jì)中引腳的鎖定數(shù)必須是該芯片的具體的引

39、腳號(hào)。具體對(duì)應(yīng)情況需要參考第3節(jié)的引腳對(duì)照表。 第二節(jié) 實(shí)驗(yàn)電路結(jié)構(gòu)圖1實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說(shuō)明結(jié)合附圖2，以下對(duì)實(shí)驗(yàn)電路結(jié)構(gòu)圖中出現(xiàn)的信號(hào)資源符號(hào)功能作出一些說(shuō)明： (1）附圖2-1a是16進(jìn)制7段全譯碼器，它有7位輸出，分別接7段數(shù)碼管的7個(gè)顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為最高位，A為最低位。例如，若所標(biāo)輸入的口線為PIO1916，表示PIO19接D、18接C、17接B、16接A。附圖2 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖 (2）附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時(shí)，所按鍵對(duì)應(yīng)的發(fā)光管變亮，反之不亮。

40、 (3)附圖2A-1c是16進(jìn)制碼（8421碼）發(fā)生器，由對(duì)應(yīng)的鍵控制輸出4位2進(jìn)制構(gòu)成的1位16進(jìn)制碼，數(shù)的范圍是00001111，即H0至HF。每按鍵一次，輸出遞增1，輸出進(jìn)入目標(biāo)芯片的4位2進(jìn)制數(shù)將顯示在該鍵對(duì)應(yīng)的數(shù)碼管上。 (4）直接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對(duì)7段顯示譯碼器的設(shè)計(jì)學(xué)習(xí)。以圖NO.2為例，如圖所標(biāo)“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45.PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。 (5）附圖2-1d是單次脈沖發(fā)生器。每按一次鍵，輸出一個(gè)脈沖，與此鍵對(duì)應(yīng)的發(fā)光管也會(huì)閃亮一次，時(shí)間20ms。 （6

41、）附圖2-1e是琴鍵式信號(hào)發(fā)生器，當(dāng)按下鍵時(shí)，輸出為高電平，對(duì)應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開(kāi)鍵時(shí)，輸出為高電平，此鍵的功能可用于手動(dòng)控制脈沖的寬度。具有琴鍵式信號(hào)發(fā)生器的實(shí)驗(yàn)結(jié)構(gòu)圖是NO.3。2 各實(shí)驗(yàn)電路結(jié)構(gòu)圖特點(diǎn)與適用范圍簡(jiǎn)述 （1）結(jié)構(gòu)圖NO.0：目標(biāo)芯片的PIO19至PIO44共8組4位2進(jìn)制碼輸出，經(jīng)外部的7段譯碼器可顯示于實(shí)驗(yàn)系統(tǒng)上的8個(gè)數(shù)碼管。鍵1和鍵2可分別輸出2個(gè)四位2進(jìn)制碼。一方面這四位碼輸入目標(biāo)芯片的PIO11PIO8和PIO15PIO12，另一方面，可以觀察發(fā)光管D1至D8來(lái)了解輸入的數(shù)值。例如，當(dāng)鍵1控制輸入PIO11PIO8的數(shù)為HA時(shí)，則發(fā)光管D4和D2亮，D3和D1滅。

42、電路的鍵8至鍵3分別控制一個(gè)高低電平信號(hào)發(fā)生器向目標(biāo)芯片的PIO7至PIO2輸入高電平或低電平，揚(yáng)聲器接在“SPEAKER”上，具體接在哪一引腳要看目標(biāo)芯片的類型，這需要查第3節(jié)的引腳對(duì)照表。如目標(biāo)芯片為FLEX10K10，則揚(yáng)聲器接在“3”引腳上。目標(biāo)芯片的時(shí)時(shí)鐘輸入未在圖上標(biāo)出，也需查閱第3節(jié)的引腳對(duì)照表。例如，目標(biāo)芯片為XC95108，則輸入此芯片的時(shí)鐘信號(hào)有CLOCK0至CLOCK9，共4個(gè)可選的輸入端，對(duì)應(yīng)的引腳為65至80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設(shè)計(jì)頻率計(jì)，周期計(jì)，計(jì)數(shù)器等等。 (2)結(jié)構(gòu)圖NO.1：適用于作加法器、減法器、比較器或乘法器等。例如，加法

43、器設(shè)計(jì)，可利用鍵4和鍵3輸入8 位加數(shù)；鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對(duì)應(yīng)的數(shù)碼管4-1，相加的和顯示于數(shù)碼管6和5；可令鍵8控制此加法器的最低位進(jìn)位。 (3)結(jié)構(gòu)圖NO.2：可用于作VGA視頻接口邏輯設(shè)計(jì)，或使用數(shù)碼管8至數(shù)碼管5共4個(gè)數(shù)碼管作7段顯示譯碼方面的實(shí)驗(yàn)；而數(shù)碼管4至數(shù)碼管1，4個(gè)數(shù)碼管可作譯碼后顯示，鍵1和鍵2可輸入高低電平。 (4)結(jié)構(gòu)圖NO.3：特點(diǎn)是有8個(gè)琴鍵式鍵控發(fā)生器，可用于設(shè)計(jì)八音琴等電路系統(tǒng)。也可以產(chǎn)生時(shí)間長(zhǎng)度可控的單次脈沖。該電路結(jié)構(gòu)同結(jié)構(gòu)圖NO.0一樣，有8個(gè)譯碼輸出顯示的數(shù)碼管，以顯示目標(biāo)芯片的32位輸出信號(hào)，且8個(gè)發(fā)光管也能顯示目標(biāo)

44、器件的8位輸出信號(hào)。 (5）結(jié)構(gòu)圖NO.4：適合于設(shè)計(jì)移位寄存器、環(huán)形計(jì)數(shù)器等。電路特點(diǎn)是，當(dāng)在所設(shè)計(jì)的邏輯中有串行2進(jìn)制數(shù)從PIO10輸出時(shí)，若利用鍵7作為串行輸出時(shí)鐘信號(hào)，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8至D1上逐位顯示出來(lái)，這能很直觀地看到串出的數(shù)值。(6)結(jié)構(gòu)圖NO.5：此電路結(jié)構(gòu)有較強(qiáng)的功能，主要用于目標(biāo)器件與外界電路的接口設(shè)計(jì)實(shí)驗(yàn)。主要含以9大模塊： 1普通內(nèi)部邏輯設(shè)計(jì)模塊。在圖的左下角。此模塊與以上幾個(gè)電路使用方法相同，例如同結(jié)構(gòu)圖NO.3的唯一區(qū)別是8個(gè)鍵控信號(hào)不再是琴鍵式電平輸出，而是高低電平方式向目標(biāo)芯片輸入。此電路結(jié)構(gòu)可完成許多常規(guī)的實(shí)驗(yàn)項(xiàng)目。 2RAM/ROM

45、接口。在圖左上角，此接口對(duì)應(yīng)于主板上，有1個(gè)32腳的DIP座，在上面可以插RAM，也可插ROM（僅GW48-GK/PK系統(tǒng)包含此接口）例如：RAM：628128；ROM：27C020、27C040、29C040等。此32腳座的各引腳與目標(biāo)器件的連接方式示于圖上，是用標(biāo)準(zhǔn)引腳名標(biāo)注的，如PIO48（第1腳）、PIO10（第2腳）、OE控制為PIO62等等。注意，RAM/ROM的使能CS1由主系統(tǒng)左邊的撥碼開(kāi)關(guān)“1”控制。對(duì)于不同的RAM或ROM，其各引腳的功能定義不盡一致，即，不一定兼容，因此在使用前應(yīng)該查閱相關(guān)的資料，但在結(jié)構(gòu)圖的上方也列出了部分引腳情況，以資參考。3VGA視頻接口。 4兩個(gè)PS/2鍵盤接口。注意，對(duì)于GW48-CK系統(tǒng)，只有1個(gè)，連接方式是下方的PS/2口。5A/D轉(zhuǎn)換接口。 6D/A轉(zhuǎn)換接口。 7L