(完整word版)基于verilog的搶答器設(shè)計

1、基于Verilog語言的二路搶答器設(shè)計實(shí)驗(yàn)報告電子科學(xué)與工程學(xué)院121180052李璇一、實(shí)驗(yàn)?zāi)康恼莆諗?shù)字系統(tǒng)中觸發(fā)器、計數(shù)器的設(shè)計要素。2、掌握觸發(fā)器、計數(shù)器的 VerilogHDL代碼編寫。 進(jìn)一步掌握ISE軟件的用法，學(xué)習(xí)代碼下載的方法。1、3、二、實(shí)驗(yàn)步驟設(shè)計限時和復(fù)位電路。2、編寫限時/復(fù)位電路的VerilogHDL代碼并綜合、仿真。 實(shí)現(xiàn)限時搶答器并下載到開發(fā)板上進(jìn)行驗(yàn)證。1、3、三、實(shí)驗(yàn)原理1、設(shè)計二路搶答器王持人疽俗和左時搶答成功旨示n2、設(shè)計定時器和復(fù)位電路可使用計數(shù)器來實(shí)現(xiàn)定時功能。而給定時間的定時，可以讓計數(shù)器的輸出與特定值比較來實(shí)現(xiàn)。這個特定的預(yù)置數(shù)由時鐘頻率和定時時間

2、決定。這個基本想法如下圖所示。U數(shù)器時神時間別圖中，“時間到”信號接到計數(shù)器的清零端，以便下次計數(shù)從0開始。這里，還需要一個計時開始的功能按鍵，用來啟動計數(shù)器的計時。 那么，計數(shù)器就需要一個使能端，受控于“計時開始”按鍵。我們知道，EN信號是一個持續(xù)信號（允許時保持電平），而“時間到”信號是一個持續(xù)時間很短的脈沖，因此還需要一個觸發(fā)器來產(chǎn)生計數(shù) 器的EN信號。復(fù)位信號由“時間到”信號和復(fù)位按鍵相或來得到。 完整的限時和復(fù)位電路如下圖所示。肘鐘時間到計時捲菩開始四、實(shí)驗(yàn)代碼/主程序部分Module respon der ( input clk, input set, input reset, i

3、nput wire in_a, input wire in_b, out put wire q_a, out put wire q_b, out put en);wire cir;wire27:0 ent;wire clk_10;wire timeout;reg27:0 n=28'h1ffffff; assig n cir = reset|timeout;trig trigger(set(set), clk(clk_10), clr(clr), e n(en);count coun ter(clk(clk_10),clr(clr).en(en),.cnt(cnt) );comp com

4、parator( .cnt(cnt), .n(n), .timeout(timeout);fpga_2 main(.in_a(in_a),.in_b(in_b),.clk(clk_10),.reset(clr),.q_a(q_a),.q_b(q_b),.en(en);endmodule / 觸發(fā)器 trigger 部分 module trig( input set, input clk, input clr, output reg en );always(posedge clk) begin if(clr) en=0; elsebegin if(set) en=1; else en=en;en

5、dendendmodule/ 計數(shù)器 counter 部分 module count( input clk, input clr, input en, output reg27:0 cnt);always (posedge clk) beginif(clr)cnt=0;else if(en)cnt=cnt+1;endendmodule/ 比較器 comparator 部分 module comp( input wire27:0 cnt, input wire27:0 n, output reg timeout );always (*) if(cnt=n) timeout=1;else time

6、out=0; endmodule/ 搶答器部分module fpga_2( input wire in_a, input wire in_b, input wire clk, input wire reset, input en, output reg q_a, output reg q_b );always (posedge clk) beginif ( (q_b=1) |(reset) ) q_a=0;else if(in_a&&en) q_a=1;endalways (posedge clk) beginif ( (q_a=1) |(reset) q_b=0；else i

7、f(in_b&&en) q_b=1；enden dmodule五、仿真測試1、測試代碼/ Add stimulus hereset = 1; reset = 0;in _a=1;#1000 in_a=O;#100 in_b=1; #1000 reset=1;#100 in_b=0;#100 reset=0; in_b=1;#1000 in_b=0; #100 in_a=1;#1000 reset=1;#100 in_a=0;#100 reset=0; endalways #10 clk=clk;nurnavcm Qs 關(guān) 4 皿 n2、仿真結(jié)果八、驗(yàn)證限時電路和復(fù)位電路 1在工

8、程中加入DCMmy_clk my_dcm( CLK_IN1(clk), CLK_OUT1(clk_10), RESET(l'bO), LOCKED();2、為模塊中的輸入輸出信號添加管腳約束（管腳定義），在工程中添加 UCF文件。T ''''''''''隠底需需需 k LOC =二 15; 旳丄匕3匕L LOC =P3;"頭仁 L3C = NiiLO? = U18;八弓號_為EN冬號”_匸匸 LO2 =?4i_匸 r LXJ a LOC =L14if'fl人引號中為時社借E "引

9、號電為旦業(yè)信粵 號申為開始卄時惜昌/弓號電為三K信號.謹(jǐn)：至llEH"*1 & LOG =H14; "U - TOSTRNDAFD = 1 VC劃03 33； "齊匸"lOSTFkKUftRD = IVGyOS33； ”！，" T05TRK3ARD = lVCyiOS33； "r A" IO5TA?DFiP3 = LV：J1O533； ' T -II" IO5TA?gDftP3 = U733533； "5 f TOSTRNARr = IVCMOSSa； 也 9 W TQSTFiJOTiRP

10、 = IVCM0SS3； "-r" TOiTANDriP3 = LV；：<D53 3；七、實(shí)驗(yàn)總結(jié)反思1、 通過本次實(shí)驗(yàn)，掌握了數(shù)字系統(tǒng)中觸發(fā)器、計數(shù)器的設(shè)計要素。 掌握了觸發(fā)器、 計數(shù)器的VerilogHDL代碼編寫。熟悉并掌握了 ISE軟件的用法，學(xué)習(xí)了代碼下載 的方法。2、編程調(diào)試是繁瑣復(fù)雜的過程，需要極大的耐心。通過犯錯、調(diào)試、改錯、調(diào)試 過程的反復(fù)，了解了 VerilogHDL代碼編寫過程中容易犯的錯誤，并避免以后犯 類似的錯誤。3、VerilogHDL與c語言有相似又有不同，對硬件模塊功能的反映比較直觀。起初在 對實(shí)驗(yàn)原理沒有完全掌握的情況下就嘗試編程，顯然是