實(shí)驗(yàn)二_原理圖輸入設(shè)計(jì)方法與混合輸入設(shè)計(jì)方法

1、實(shí)驗(yàn)二：原理圖輸入設(shè)計(jì)方法與混合輸入設(shè)計(jì)方法本次實(shí)驗(yàn)的內(nèi)容是學(xué)習(xí)Quartus的原理圖輸入設(shè)計(jì)方法與混合輸入設(shè)計(jì)方法，通過1位全加器的設(shè)計(jì)與仿真過程進(jìn)行訓(xùn)練。1. 原理圖輸入設(shè)計(jì)方法1位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成，因此需要首先完成半加器的設(shè)計(jì)，首先為本設(shè)計(jì)創(chuàng)建新的工程，通過file->new菜單新建原理圖文件，在原理圖文件中編輯圖一所示的半加器電路圖，編輯完成后存盤。為了構(gòu)成全加器的頂層設(shè)計(jì)，必須將半加器設(shè)置成可調(diào)用的元件，實(shí)現(xiàn)方法如圖二，利用該命令即可將當(dāng)前文件變成一個(gè)元件符號存盤，以待在高層次設(shè)計(jì)中調(diào)用，使用完全相同的方法也可將VHDL文本文件變成原理圖中的一個(gè)元件符號

2、，實(shí)現(xiàn)VHDL文本設(shè)計(jì)與原理圖的混合輸入設(shè)計(jì)方法。全加器的原理圖設(shè)計(jì)需要再新建一個(gè)原理圖文件，編輯圖三所示的全加器電路圖，調(diào)用此前創(chuàng)建的半加器元件符號可在原理圖編輯窗口的空白處雙擊鼠標(biāo)左鍵，或者點(diǎn)擊Symbol Tool按鈕，在彈出的對話框中進(jìn)行選擇。剩下的編譯與仿真工作與實(shí)驗(yàn)一相應(yīng)內(nèi)容類似。圖一：半加器原理圖圖二：元件符號的創(chuàng)建圖三：全加器原理圖2. VHDL語言與原理圖混合輸入設(shè)計(jì)方法這部分的工作是用VHDL語言設(shè)計(jì)替代第一步中的半加器原理圖設(shè)計(jì)，即使用VHDL語言實(shí)現(xiàn)半加器的設(shè)計(jì)，再將其設(shè)置成可調(diào)用的元件符號，而全加器的設(shè)計(jì)則通過調(diào)用半加器元件符號的原理圖方式實(shí)現(xiàn)，這樣就實(shí)現(xiàn)了VHDL語

3、言與原理圖混合輸入的設(shè)計(jì)方法，該部分工作及其后續(xù)的編譯仿真與第一步中的對應(yīng)部分相同。半加器的VHDL語言描述如圖四所示。圖四：半加器的VHDL設(shè)計(jì)在進(jìn)行上述實(shí)驗(yàn)的過程中以及實(shí)驗(yàn)報(bào)告中需注意以下幾點(diǎn)：1. 請使用TEXT TOOL工具在原理圖上標(biāo)注學(xué)號姓名，如圖一和圖三所示，并在實(shí)驗(yàn)報(bào)告中使用該截圖，截圖可使用File->Export命令。2. 給文件命名時(shí)請格外小心，在本實(shí)驗(yàn)中，半加器原理圖或VHDL文件的命名可以較為隨意，而全加器原理圖文件的命名則必須和新建工程窗口中的頂層設(shè)計(jì)名稱一致。如果各位在仿真時(shí)遇到類似圖五的錯(cuò)誤提示時(shí)，請首先檢查文件的命名，需要修改相關(guān)名稱時(shí)可調(diào)用圖六所示的按鈕。圖五：文件名命名錯(cuò)誤時(shí)出現(xiàn)的報(bào)錯(cuò)信息示例圖六：設(shè)置按鈕3. 實(shí)驗(yàn)報(bào)告請使用A4紙打印，每次實(shí)驗(yàn)后的一周內(nèi)統(tǒng)一上交，報(bào)告的內(nèi)容由各位同學(xué)自由發(fā)揮，截圖應(yīng)體現(xiàn)兩個(gè)原則：一是關(guān)鍵步驟的圖要附上；二是能充分體現(xiàn)各人獨(dú)立完成實(shí)驗(yàn)的圖要附上，如標(biāo)注了學(xué)號姓名的電路圖、含有個(gè)人自擬文件名的源程序截圖、不同的分析設(shè)置生成的不同于他人的波形圖等等，這一點(diǎn)在以后的實(shí)驗(yàn)中請各位同學(xué)遵循，將不再復(fù)述。4. 實(shí)驗(yàn)中如遇問題鼓勵(lì)相互探討，但絕不應(yīng)相互代勞，并且實(shí)驗(yàn)報(bào)告應(yīng)堅(jiān)決杜絕抄襲現(xiàn)象，由于本門