實驗五選多路復(fù)用器和位比較器設(shè)計與仿真

1、實驗五 4選1多路復(fù)用器和4位比較器設(shè)計與仿真班級 信息安全一班 姓名 鄧一蕾學(xué)號201208060106指導(dǎo)老師 袁文澹一、實驗?zāi)康?.熟悉Quartus仿真軟件的基本操作，并用VHDL語言和邏輯圖設(shè)計四選一多路選擇器，4位比較器。二、實驗內(nèi)容 1參照芯片74LS153的電路結(jié)構(gòu)，用邏輯圖和VHDL語言設(shè)計四選一多路復(fù)用器；2從Quartus中取7485器件（比較器）進(jìn)行仿真與分析；用VHDL語言設(shè)計4位比較器，接著進(jìn)行仿真與分析，電路邏輯結(jié)構(gòu)參照芯片74x85三實驗原理1. （1）四選一多路選擇器邏輯電路的原理4選1多路選擇器，GN為使能端，AB為選擇通道控制端，c0,c1,c2,c3為數(shù)

2、據(jù)輸入端.Y為輸出端。當(dāng)GN為1時，y=0;當(dāng)GN為0，AB=00時，Y為c0的值；當(dāng)GN為0，AB=01時，Y為c1的值；當(dāng)GN為0，AB=10時，Y為c2的值；當(dāng)GN為0，AB=11時，Y為c3的值；（2）通過實驗實現(xiàn)邏輯的原理InputsOutputsSelectStrobeGYB AX X100 00C00 10C11 00C21 10C32. （1）4位比較器的邏輯電路圖A0,B0,A1,B1，A2，B2，A3，B3為相比較數(shù)輸入端，ALBI,AEBI,AGBI為級聯(lián)輸入端ALBO,AEBO,AGBO為比較輸出端。2）通過實驗實現(xiàn)邏輯的邏輯功能表為數(shù)據(jù)輸入端控制輸入端輸出端A3A2A

3、1A0B3B2B1B0AGBIALBIAEBIAGBOALBOAEBO100000000001000000100000001011001000000100100011000001011110110000010011001110000010111111100001001110111100001000000000100100000000000100101111111100100111111111000001四、實驗方法與步驟實驗方法：采用基于FPGA進(jìn)行數(shù)字邏輯電路設(shè)計的方法。采用的軟件工具是QuartusII軟件仿真平臺，采用的硬件平臺是Altera EPF10K20TI144_4的FPGA試驗

4、箱。1.4選1多路選擇器實驗步驟：編寫源代碼。打開Quartus軟件平臺，點擊File中得New建立一個文件。編寫的文件名與實體名一致，點擊File/Save as以“.vhd”為擴(kuò)展名存盤文件。2、按照實驗箱上FPGA的芯片名更改編程芯片的設(shè)置。操作是點擊Assign/Device,選取芯片的類型。建議選“Altera的EPF10K20TI144_4”3、編譯與調(diào)試。確定源代碼文件為當(dāng)前工程文件，點擊Complier進(jìn)行文件編譯。編譯結(jié)果有錯誤或警告，則將要調(diào)試修改直至文件編譯成功。4、波形仿真及驗證。在編譯成功后，點擊Waveform開始設(shè)計波形。點擊“insert the node”,按

5、照程序所述插入A0，A1，A2，A3，B0，B1，B2,B3，ALBI,AEBI,AGEBI,ALBO,AEBO,AGBO14個節(jié)點（A0，A1，A2，A3，B0，B1，B2,B3為輸入節(jié)點，y為輸出節(jié)點）。設(shè)置A0，A1，A2的輸入波形，在仿真啟動之前，需要設(shè)置兩個重要的參數(shù)End Time 和Grid Size 步驟：點擊Edit-End Time -2.0us;Edit-.Grid Time -100.0ns,點擊輸入信號，然后選擇左邊的波形編輯工作欄中count value 給一個輸入的激勵信號，OK返回，點擊保存按鈕保存為sjw_duolu。建立仿真網(wǎng)表：Proccessing-Ge

6、nerate Functional Sumulation Nelist .選擇Assignments-Settings-Simulation mode-Fouctional選擇激勵文件”sjw_duolu”.選擇Processingstar Simulation啟動仿真，可以看到功能仿真圖。5、時序仿真。首先進(jìn)行全編譯，編譯成功后，點擊Assignments 的settings的 simulation mode： Timing，仿真成功后即出帶延時的波形圖。6、FPGA芯片編程及驗證。（1）分配管腳：assignmentPins在Location中選擇合適的輸入輸出管腳并進(jìn)行編譯。（2）下載驗

7、證：Tools-Programmer進(jìn)入下載窗口Hardware SetupByteBlaster-Start-OK（3）初始化電路，根據(jù)設(shè)置好的管腳資源擦做實驗電路板，完成數(shù)據(jù)測試。五、實驗結(jié)果與分析1、 編譯過程a) 編譯過程、調(diào)試結(jié)果b)結(jié)果分析及結(jié)論編譯成功，可繼續(xù)下一步驟。2、 功能仿真a) 功能仿真過程及仿真結(jié)果 選擇processing-Generate Functional Simulation Netlist 產(chǎn)生功能仿真網(wǎng)格-Assigentnents-Settings-Functional-Processing-Start Simulation,啟動功能仿真b)結(jié)果分析及

8、結(jié)論GN為0，AB為00時，y=c0;GN為0，AB為01時，y=c1;GN為0，AB為10時，y=c2;GN為0，AB為11時，y=c3;3.時序仿真a) 時序仿真過程及仿真結(jié)果b)結(jié)果分析及結(jié)論仿真結(jié)果與邏輯存在偏差，因為時序仿真存在延遲現(xiàn)象，是正?，F(xiàn)象。Programming芯片編程a) 芯片編程過程管腳分配：b) 編程芯片F(xiàn)PGA驗證結(jié)果c)結(jié)果分析與結(jié)論GN=1,AB=11,c0c1c2c3=0001 GN=0,AB=10,c0c1c2c3=0100 GN=0,AB=10,c0c1c2c3Y=0 y=1=c1 =0110,y=1=c12.4位比較器實驗步驟：編寫源代碼。打開Quart

9、us軟件平臺，點擊File中得New建立一個文件。編寫的文件名與實體名一致，點擊File/Save as以“.vhd”為擴(kuò)展名存盤文件。2、按照實驗箱上FPGA的芯片名更改編程芯片的設(shè)置。操作是點擊Assign/Device,選取芯片的類型。建議選“Altera的EPF10K20TI144_4”3、編譯與調(diào)試。確定源代碼文件為當(dāng)前工程文件，點擊Complier進(jìn)行文件編譯。編譯結(jié)果有錯誤或警告，則將要調(diào)試修改直至文件編譯成功。4、波形仿真及驗證。在編譯成功后，點擊Waveform開始設(shè)計波形。插入節(jié)點：點擊Insert,然后 insert the node”,按照程序所述插入A0，A1，A2，

10、A3，B0，B1，B2,B3，ALBI,AEBI,AGEBI,ALBO,AEBO,AGBO14個節(jié)點（A0，A1，A2，A3，B0，B1，B2,B3,ALBI,AEBI,AGBI為輸入節(jié)點，ALBO,AEBO,AGBO為輸出節(jié)點）。根據(jù)邏輯功能表設(shè)置A0,A1,A2,A3,B0,B1,B2,B3,ALBI,AEBI,AGBI的輸入波形，在仿真啟動之前，選擇菜單Edit-End Time和Edit -Gird Size設(shè)置結(jié)束時間和網(wǎng)格大小。然后輸入信號激勵，可生成波形圖，最后點擊保存按鈕保存。建立仿真網(wǎng)表：Proccessing-Generate Functional Sumulation N

11、elist .選擇Assignments-Settings-Simulation mode-Fouctional選擇激勵文件”sjw_bijiaoqi選擇Processingstart Simulation啟動仿真，可以看到功能仿真圖。5、時序仿真。首先進(jìn)行全編譯，編譯成功后，點擊Assignments 的settings的 simulation mode： Timing，仿真成功后即出帶延時的波形圖。選擇Processingstart Simulation啟動仿真，可以看到時序仿真圖。6、FPGA芯片編程及驗證。（1）分配管腳：assignmentPins在Location中選擇合適的輸入輸

12、出管腳并進(jìn)行編譯。（2）下載驗證：Tools-Programmer進(jìn)入下載窗口Hardware SetupByteBlaster-Start-OK（3）完成配置后，單擊Start按鈕，Progress欄中出現(xiàn)100%,下載成功。（4）初始化電路，根據(jù)設(shè)置好的管腳資源操作實驗，完成測試。五、 實驗結(jié)果與分析1，編譯過程b) 編譯過程、調(diào)試結(jié)果b)結(jié)果分析及結(jié)論編譯正確，可繼續(xù)進(jìn)行下一步。2， 功能仿真A）功能仿真過程及仿真結(jié)果 選擇processing-Generate Functional Simulation Netlist 產(chǎn)生功能仿真網(wǎng)格-Assigentnents-Settings-F

13、unctional-Processing-Start Simulation,啟動功能仿真b)結(jié)果分析及結(jié)論 當(dāng)A3B3時AGBO=1，ALBO=0；當(dāng)A3BA時AGBO=1,ALBO=0；依次類推，當(dāng)AB時AGBO=1，當(dāng)AB時ALBO=1；當(dāng)A=B時如果輸入端AGBI=1，則AGBO=1；若ALBI=1,則ALBO=1;若AEBI=1時，AEBO=1；特別的，當(dāng)A=B且AGBI=ALBI=1時，即時不可能狀態(tài)，輸出AGBO=ALBO=AEBO=0。3、 時序仿真a)時序仿真過程及仿真結(jié)果b)結(jié)果分析及結(jié)論仿真結(jié)果與邏輯存在偏差，因為時序仿真存在延遲現(xiàn)象，是正?，F(xiàn)象。Programming芯片

14、編程c) 芯片編程過程管腳分配：b)編程芯片F(xiàn)PGA驗證結(jié)果d) 結(jié)果分析與結(jié)論1、（1）G=0、A0A1=0，C0=1時，Y=1（2）G=0，A0，A1，C3=1時，Y=12、(1)AGBI=1，ALBI=1，AGBO=0，ALBO =0，AEBO=0(2)AEBI=1時，AEBO=1實驗結(jié)論：與邏輯功能表相對應(yīng)，實驗結(jié)果正確。6、 實驗結(jié)論1.實驗結(jié)論成功完成了參照芯片74153的電路結(jié)構(gòu)，用邏輯圖和VHDL語言設(shè)計四選一多路復(fù)用器；從Quartus中取7485器件（比較器）進(jìn)行仿真與分析；用VHDL語言設(shè)計4位比較器，接著進(jìn)行仿真與分析，電路邏輯結(jié)構(gòu)參照芯片7485。仿真下載成功。2.實驗心得 這次數(shù)字設(shè)計實驗的內(nèi)容主要是用電