異同步復(fù)位與釋放

1、異步復(fù)位，同步釋放一、特點：同步復(fù)位：顧名思義，同步復(fù)位就是指復(fù)位信號只有在時鐘上升沿到來時，才能有效。否則，無法完成對系統(tǒng)的復(fù)位工作。用Verilog描述如下：always(posedgeclkbeginif(!Rst_n.end異步復(fù)位：它是指無論時鐘沿是否到來，只要復(fù)位信號有效，就對系統(tǒng)進行復(fù)位。用Verilog描述如下：always(posedgeclkornegedgeRst_nbeginif(!Rst_n.end二、各自的優(yōu)缺點：1、總的來說，同步復(fù)位的優(yōu)點大概有3條：a、有利于仿真器的仿真。b、可以使所設(shè)計的系統(tǒng)成為100%勺同步時序電路，這便大大有利于時序分析，而且綜合出來的f

2、max一般較高。c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。他的缺點也有不少，主要有以下幾條：a、復(fù)位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復(fù)位任務(wù)。同時還要考慮，諸如：clkskew,組合邏輯路徑延時，復(fù)位延時等因素。b、由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復(fù)位端口，所以，倘若采用同步復(fù)位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。2、對于異步復(fù)位來說，他的優(yōu)點也有三條，都是相對應(yīng)的a、大多數(shù)目標器件庫的dff都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)省資源。b、設(shè)計相對簡單。c、異步復(fù)位信號識別方

3、便，而且可以很方便的使用FPGA勺全局復(fù)位端口GSR缺點：a、在復(fù)位信號釋放（release的時候容易出現(xiàn)問題。具體就是說：倘若復(fù)位釋放時恰恰在時鐘有效沿附近，就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導(dǎo)致亞穩(wěn)態(tài)。b、復(fù)位信號容易受到毛刺的影響。三、總結(jié)：所以說，一般都推薦使用異步復(fù)位，同步釋放的方式，而且復(fù)位信號低電平有效。這樣就可以兩全其美了。2:推薦的復(fù)位方式所謂推薦的復(fù)位方式就是上文中所說的：“異步復(fù)位，同步釋放”。這就結(jié)合了雙方面的優(yōu)點，很好的克服了異步復(fù)位的缺點（因為異步復(fù)位的問題主要出現(xiàn)在復(fù)位信號釋放的時候，具體原因可見上文）。做實做起來也并不難，我推薦一種我經(jīng)常使用的方式吧：那就是在

4、異步復(fù)位鍵后加上一個所謂的“resetsynchronizer"，這樣就可以使異步復(fù)位信號同步化，然后，再用經(jīng)過處理的復(fù)位信號去作用系統(tǒng)，就可以保證比較穩(wěn)定了。resetsychronizer的Verilog代碼如下：moduleReset_Synchronizer(outputregrst_n,inputclk,asyncrst_n;regrffl;always(posedgeclk,negedgeasyncrst_nbeginif(!asyncrst_nrst_n,rff1<=2'b0;elserst_n,rff1<=rff1,1'b1;endendm

5、odulero OesgriCioci Domfiiri 1大家可以看到，這就是一個dff,異步復(fù)位信號直接接在它的異步復(fù)位端口上（低電平有效），然后數(shù)據(jù)輸入端rff1一直為高電平'1'倘若異步復(fù)位信號有效的話，觸發(fā)器就會復(fù)位，輸出為低，從而復(fù)位后繼系統(tǒng)。但是，又由于這屬于時鐘沿觸發(fā)，當復(fù)位信號釋放時，觸發(fā)器的輸出要延遲一個時鐘周期才能恢復(fù)成1'因此使得復(fù)位信號的釋放與時鐘沿同步化。止匕外，還有一種方法更為直接，就是直接在異步復(fù)位信號后加一個D觸發(fā)器，然后用D觸發(fā)器的輸出作為后級系統(tǒng)的復(fù)位信號，也能達到相同的效果。這里就不多說了。3:多時鐘系統(tǒng)中復(fù)位的處理方法這是一個很

6、實際的問題，因為在較大型的系統(tǒng)中，一個時鐘驅(qū)動信號顯然不能滿足要求，一定會根據(jù)系統(tǒng)的要求用多個同源時鐘（當然也可以是非同源了）去驅(qū)動系統(tǒng)的不同部分。那么在這樣的多時鐘系統(tǒng)中，復(fù)位鍵怎么設(shè)置？它的穩(wěn)定與否直接關(guān)系到了整個系統(tǒng)的穩(wěn)定性，因此要格外注意（在我看來，復(fù)位信號在同步時序系統(tǒng)中的地位和時鐘信號一樣重要）。下面就說一下具體的處理方法，當然所遵循的原則就仍應(yīng)該是上文的“異步復(fù)位，同步釋放”：l.non-coordinatedresetremoval：顧名思義，就是同一個系統(tǒng)中的多個同源時鐘域的復(fù)位信號，由彼此獨立的resetsynchronizer'驅(qū)動。當異步復(fù)位信號有效時，各時鐘域

7、同時復(fù)位，但是復(fù)位釋放的時間由各自的驅(qū)動時鐘決定，也是就說：時鐘快的先釋放，時鐘慢的后釋放，但是各復(fù)位信號之間沒有先后關(guān)系。2.sequencecoordinatedresetremoval這是相對于上述方式來說的，也就是說各時鐘域的復(fù)位信號彼此相關(guān)，各個部分系統(tǒng)雖然也同時復(fù)位，但是卻分級釋放。而分級的順序可由各個“resetsynchronizer”的級聯(lián)方式?jīng)Q定?？梢韵葟?fù)位前級，再復(fù)位后級，也可以反過來。反正方式很靈活，需要根據(jù)實際需要而定。例子：三級復(fù)位系統(tǒng)，系統(tǒng)中的時鐘分別為1M,2M,11M:第一級Reset_Sychronize程序：moduleReset_Synchronizer

8、（outputregrst_n,inputclk,asyncrst_n;regrff1;always（posedgeclk,negedgeasyncrst_nbeginif(!asyncrst_nrst_n,rff1<=2'b0;elserst_n,rff1<=rff1,1'b1;endendmodule第2,3級的Reset_Sychronize程序：moduleReset_Synchronizer2(outputregrst_n,inputclk,asyncrst_n,d;regrff1;always(posedgeclk,negedgeasyncrst_nbe

9、ginif(!asyncrst_nrst_n,rff1<=2'b0;elserst_n,rff1<=rff1,d;endendmodule頂層模塊的源程序：include"Reset_Synchronizer.v"include"Reset_Synchronizer2.v"moduleAsynRstTree_Trans(inputClk1M,Clk2M,Clk11M,SysRst_n,outputSysRst1M_n,SysRst2M_n,SysRst11M_nJReset_SynchronizerRst1M(.clk(Clk1M,.

10、asyncrst_n(SysRst_n,.rst_n(SysRst1M_n;Reset_Synchronizer2Rst2M(.clk(Clk2M,.d(SysRst1M_n,.asyncrst_n(SysRst_n,.rst_n(SysRst2M_n;Reset_Synchronizer2Rst11M(.clk(Clk11M,.d(SysRst2M_n,.asyncrst_n(SysRst_n,.rst_n(SysRst11M_n;endmodule異步復(fù)位、同步釋放FPG破計中常見的復(fù)位方式即同步復(fù)位和異步復(fù)位。在深入探討亞穩(wěn)態(tài)這個概念之前，特權(quán)同學也并沒有對所謂的同步復(fù)位和異步復(fù)位有太多

11、的注意，而在實踐中充分感受了亞穩(wěn)態(tài)的危害之后，回過頭來細細品味VerilogHDL設(shè)計與驗證書中關(guān)于復(fù)位的章節(jié)，可謂受益匪淺。在特權(quán)同學以前的代碼里大多使用的是異步復(fù)位。一個簡單的異步復(fù)位的例子always(posedgeclkornegedgerst_nif(!rst_nb<=1'b0;elseb<=a;我們可以看到FPGA勺寄存器都有一個異步的清零端（CLR,在異步復(fù)位的設(shè)計中這個端口一般就是接低電平有效的復(fù)位信號rst_n。即使說你的設(shè)計中是高電平復(fù)位，那么實際綜合后會把你的復(fù)位信號反向后接這個CLR機一個簡單的同步復(fù)位的例子always(posedgeclkif(!

12、rst_nb<=1'b0;elseb<=a;和異步復(fù)位相比，同步復(fù)位沒有用上寄存器的CLR端口，綜合出來的實際電路只是把復(fù)位信號rst_n作為了輸入邏輯的使能信號。那么，這樣的同步復(fù)位勢必會額外增加FPGA內(nèi)部的資源消耗。那么同步復(fù)位和異步復(fù)位到底孰優(yōu)孰劣呢？只能說，各有優(yōu)缺點。同步復(fù)位的好在于它只在時鐘信號clk的上升沿觸發(fā)進行系統(tǒng)是否復(fù)位的判斷，這降低了亞穩(wěn)態(tài)出現(xiàn)的概率；它的不好上面也說了，在于它需要消耗更多的器件資源，這是我們不希望看到的。FPGA的寄存器有支持異步復(fù)位專用的端口，采用異步復(fù)位的端口無需額外增加器件資源的消耗，但是異步復(fù)位也存在著隱患，特權(quán)同學過去從沒

13、有意識到也沒有見識過。異步時鐘域的亞穩(wěn)態(tài)問題同樣的存在與異步復(fù)位信號和系統(tǒng)時鐘信號之間。再看下面一個兩級寄存器異步復(fù)位的例子always(posedgeclkornegedgerst_nif(!rst_nb<=1'b0;elseb<=a;always(posedgeclkornegedgerst_nif(!rst_nc<=1'b0;elsec<=b;正常情況下，clk的上升沿c更新為b,b更新為a。一旦進入復(fù)位，b,c都清零；但是我們不能確定復(fù)位信號rst_n會在什么時候結(jié)束。如果結(jié)束于b_reg0和c_reg0的launchedge-stup,laun

14、chedge+holdR寸問之外，那么一切都會正常。但如果恰恰相反，會出現(xiàn)什么情況呢？rst_n的上升變化（即rst_n結(jié)束）出現(xiàn)在了clk上升的建立保持時間上，此時clk檢測到的rst_n的狀態(tài)就會是一個亞穩(wěn)態(tài)（是0是1不確定）。從代碼里我們看到如果此時b_reg0和c_reg0認為rst_n為0,那么依然保持復(fù)位清零，而如果認為rst_n為1,那么就跳出復(fù)位。因為此時的rst_n的不確定性，就可能出現(xiàn)4種情況，即b_reg0和c_reg0都復(fù)位或者都跳出復(fù)位，再或者一個復(fù)位一個跳出復(fù)位。那么后者就會造成了系統(tǒng)工作不同步的問題，在這個簡單的兩級異步復(fù)位實例中這種危害表現(xiàn)的并不明顯，但是我們試想一個大的工程項目里眾多的寄存器出現(xiàn)如此情況又會是如何一番景象呢？上面的分析似乎都讓人意識到同步復(fù)位和異步復(fù)位都不可靠，那么如何將兩者結(jié)合，取長補短呢。異步復(fù)位、同步釋放rst_nr<=rst_n;現(xiàn)將異步復(fù)位信號用同步時鐘打一拍always(posed