第12章 集成電路的測(cè)試及封裝

1、第第1212章章 集成電路的測(cè)試與封裝集成電路的測(cè)試與封裝 12.1 12.1 集成電路在芯片測(cè)試技術(shù)集成電路在芯片測(cè)試技術(shù)12.2 12.2 集成電路封裝形式與工藝流程集成電路封裝形式與工藝流程12.3 12.3 芯片鍵合芯片鍵合12.412.4 高速芯片封裝高速芯片封裝12.5 12.5 混合集成與微組裝技術(shù)混合集成與微組裝技術(shù)12.6 12.6 數(shù)字集成電路測(cè)試方法數(shù)字集成電路測(cè)試方法l設(shè)計(jì)錯(cuò)誤測(cè)試設(shè)計(jì)錯(cuò)誤測(cè)試 設(shè)計(jì)錯(cuò)誤測(cè)試的主要目的設(shè)計(jì)錯(cuò)誤測(cè)試的主要目的是發(fā)現(xiàn)并定位設(shè)計(jì)是發(fā)現(xiàn)并定位設(shè)計(jì)錯(cuò)誤，從而達(dá)到修改設(shè)計(jì)，最終消除設(shè)計(jì)錯(cuò)誤錯(cuò)誤，從而達(dá)到修改設(shè)計(jì)，最終消除設(shè)計(jì)錯(cuò)誤的目的。的目的。 設(shè)計(jì)

2、錯(cuò)誤的主要特點(diǎn)設(shè)計(jì)錯(cuò)誤的主要特點(diǎn)是同一設(shè)計(jì)在制造后的所是同一設(shè)計(jì)在制造后的所有芯片中都存在同樣的錯(cuò)誤，這是區(qū)分設(shè)計(jì)錯(cuò)有芯片中都存在同樣的錯(cuò)誤，這是區(qū)分設(shè)計(jì)錯(cuò)誤與制造缺陷的主要依據(jù)。誤與制造缺陷的主要依據(jù)。 12.1 12.1 集成電路在芯片測(cè)試技術(shù)集成電路在芯片測(cè)試技術(shù)l功能測(cè)試功能測(cè)試l測(cè)試目的測(cè)試目的功能測(cè)試是針對(duì)制造過(guò)程中可能引起電路功能不正功能測(cè)試是針對(duì)制造過(guò)程中可能引起電路功能不正確而進(jìn)行的測(cè)試，與設(shè)計(jì)錯(cuò)誤相比，這種錯(cuò)誤的出確而進(jìn)行的測(cè)試，與設(shè)計(jì)錯(cuò)誤相比，這種錯(cuò)誤的出現(xiàn)具有隨機(jī)性，現(xiàn)具有隨機(jī)性，測(cè)試的主要目的測(cè)試的主要目的不是定位和分析錯(cuò)誤而是判斷芯不是定位和分析錯(cuò)誤而是判斷芯片上是

3、否存在錯(cuò)誤，即區(qū)分合格的芯片與不合格的片上是否存在錯(cuò)誤，即區(qū)分合格的芯片與不合格的芯片。芯片。功能測(cè)試的困難源于以下兩個(gè)方面：功能測(cè)試的困難源于以下兩個(gè)方面：l一個(gè)集成電路具有復(fù)雜的功能，含有大量一個(gè)集成電路具有復(fù)雜的功能，含有大量的晶體管的晶體管l電路中的內(nèi)部信號(hào)不可能引出到芯片的外電路中的內(nèi)部信號(hào)不可能引出到芯片的外面，而測(cè)試信號(hào)和測(cè)試結(jié)果只能從外部的面，而測(cè)試信號(hào)和測(cè)試結(jié)果只能從外部的少數(shù)管腳施加并從外部管腳進(jìn)行觀測(cè)。少數(shù)管腳施加并從外部管腳進(jìn)行觀測(cè)。l測(cè)試的過(guò)程測(cè)試的過(guò)程就是用測(cè)試儀器將測(cè)試向量就是用測(cè)試儀器將測(cè)試向量(1(1和和0 0組成的序列組成的序列) )，通過(guò)探針施加到輸入管腳

4、，同時(shí)在輸出管腳上通通過(guò)探針施加到輸入管腳，同時(shí)在輸出管腳上通過(guò)探針進(jìn)行檢測(cè)，并與預(yù)期的結(jié)果進(jìn)行比較。過(guò)探針進(jìn)行檢測(cè)，并與預(yù)期的結(jié)果進(jìn)行比較。高速的測(cè)試儀器是非常昂貴的設(shè)備，測(cè)試每個(gè)芯高速的測(cè)試儀器是非常昂貴的設(shè)備，測(cè)試每個(gè)芯片所用的時(shí)間必須盡可能地縮短，以降低測(cè)試成片所用的時(shí)間必須盡可能地縮短，以降低測(cè)試成本。本。集成電路測(cè)試所要做的工作，一是要將芯片與測(cè)試集成電路測(cè)試所要做的工作，一是要將芯片與測(cè)試系統(tǒng)的各種聯(lián)接線正確聯(lián)接；二是要對(duì)芯片施加各系統(tǒng)的各種聯(lián)接線正確聯(lián)接；二是要對(duì)芯片施加各種信號(hào)，通過(guò)分析芯片的輸出信號(hào)，來(lái)得到芯片的種信號(hào)，通過(guò)分析芯片的輸出信號(hào)，來(lái)得到芯片的功能和性能指標(biāo)。功

5、能和性能指標(biāo)。芯片與測(cè)試系統(tǒng)的聯(lián)接芯片與測(cè)試系統(tǒng)的聯(lián)接 分為兩種：分為兩種：芯片在晶圓測(cè)試的聯(lián)接方法芯片在晶圓測(cè)試的聯(lián)接方法芯片成品測(cè)試的聯(lián)接方法芯片成品測(cè)試的聯(lián)接方法 集成電路測(cè)試信號(hào)聯(lián)接方法集成電路測(cè)試信號(hào)聯(lián)接方法 （1 1）芯片在晶圓測(cè)試的聯(lián)接方法）芯片在晶圓測(cè)試的聯(lián)接方法 一種一種1010探針頭的實(shí)物照片探針頭的實(shí)物照片 GSGGSG組合組合150um150um間距微波探頭照片間距微波探頭照片 兩種芯片在晶圓測(cè)試用探針：兩種芯片在晶圓測(cè)試用探針：集成電路測(cè)試信號(hào)聯(lián)接方法集成電路測(cè)試信號(hào)聯(lián)接方法 （2 2）芯片成品測(cè)試的聯(lián)接方法）芯片成品測(cè)試的聯(lián)接方法 測(cè)試機(jī)與被測(cè)電路板的聯(lián)接照片測(cè)試機(jī)

6、與被測(cè)電路板的聯(lián)接照片 MT9308MT9308分選機(jī)分選機(jī) 12.212.2集成電路封裝形式與工藝流程集成電路封裝形式與工藝流程l封裝的作用封裝的作用 (1)(1)對(duì)芯片起到保護(hù)作用。封裝后使芯片不受對(duì)芯片起到保護(hù)作用。封裝后使芯片不受外界因素的影響而損壞，不因外部條件變化而影外界因素的影響而損壞，不因外部條件變化而影響芯片的正常工作；響芯片的正常工作； (2)(2)封裝后芯片通過(guò)外引出線封裝后芯片通過(guò)外引出線( (或稱引腳或稱引腳) )與外與外部系統(tǒng)有方便相可靠的電連接；部系統(tǒng)有方便相可靠的電連接； (3)(3)將芯片在工作中產(chǎn)生的熱能通過(guò)封裝外殼將芯片在工作中產(chǎn)生的熱能通過(guò)封裝外殼散播出

7、去，從研保證芯片溫度保持在最高額度之散播出去，從研保證芯片溫度保持在最高額度之下；下； (4)(4)能使芯片與外部系統(tǒng)實(shí)現(xiàn)可靠的信號(hào)傳輸，能使芯片與外部系統(tǒng)實(shí)現(xiàn)可靠的信號(hào)傳輸，保持信號(hào)的完整性。保持信號(hào)的完整性。封裝的內(nèi)容封裝的內(nèi)容通過(guò)一定的結(jié)構(gòu)設(shè)計(jì)、工藝設(shè)計(jì)、電設(shè)計(jì)、熱設(shè)計(jì)和可靠通過(guò)一定的結(jié)構(gòu)設(shè)計(jì)、工藝設(shè)計(jì)、電設(shè)計(jì)、熱設(shè)計(jì)和可靠性設(shè)計(jì)制造出合格的外殼或引線框架等主要零部件；性設(shè)計(jì)制造出合格的外殼或引線框架等主要零部件； (2) (2) 改進(jìn)封裝結(jié)構(gòu)、確定外形尺寸，使之達(dá)到通用化、標(biāo)準(zhǔn)改進(jìn)封裝結(jié)構(gòu)、確定外形尺寸，使之達(dá)到通用化、標(biāo)準(zhǔn)化，并向多層次、窄節(jié)距、多引線、小外形和高密度方向化，并向多層

8、次、窄節(jié)距、多引線、小外形和高密度方向發(fā)展；發(fā)展； (3) (3) 保證自硅晶圓的減薄、劃片和分片開(kāi)始，直到芯片粘接、保證自硅晶圓的減薄、劃片和分片開(kāi)始，直到芯片粘接、引線鍵合和封蓋等一系列封裝所需工藝的正確實(shí)施，達(dá)到引線鍵合和封蓋等一系列封裝所需工藝的正確實(shí)施，達(dá)到一定的一定的 規(guī)?；妥詣?dòng)化；規(guī)模化和自動(dòng)化； (4) (4) 在原有的材料基礎(chǔ)上，提供低介電系數(shù)、高導(dǎo)熱、高機(jī)在原有的材料基礎(chǔ)上，提供低介電系數(shù)、高導(dǎo)熱、高機(jī)械強(qiáng)度等性能優(yōu)越的新型有機(jī)、無(wú)機(jī)和金屬材料；械強(qiáng)度等性能優(yōu)越的新型有機(jī)、無(wú)機(jī)和金屬材料； (5) (5) 提供準(zhǔn)確的檢驗(yàn)測(cè)試數(shù)據(jù)，為提高集成電路封裝的性能提供準(zhǔn)確的檢驗(yàn)測(cè)試

9、數(shù)據(jù)，為提高集成電路封裝的性能和可靠性提供有力的保證。和可靠性提供有力的保證。 封裝的形式封裝的形式Package-封裝體封裝體指芯片（指芯片（Die）和不同類型的框架（）和不同類型的框架（L/F）和塑封料（）和塑封料（EMC）形）形成的不同外形的封裝體。成的不同外形的封裝體。IC Package的種類的種類 按封裝材料劃分為：按封裝材料劃分為： 金屬封裝、陶瓷封裝、塑料封裝金屬封裝、陶瓷封裝、塑料封裝 按照和按照和PCB板連接方式分為：板連接方式分為： PTH封裝和封裝和SMT封裝封裝 按照封裝外型可分為：按照封裝外型可分為： SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；

10、等；按封裝材料劃分為：按封裝材料劃分為： 金屬封裝金屬封裝陶瓷封裝陶瓷封裝 塑料封裝塑料封裝金屬封裝主要用于軍工或航天技術(shù)，無(wú)金屬封裝主要用于軍工或航天技術(shù)，無(wú)商業(yè)化產(chǎn)品；商業(yè)化產(chǎn)品；陶瓷封裝優(yōu)于金屬封裝，也用于軍事產(chǎn)陶瓷封裝優(yōu)于金屬封裝，也用于軍事產(chǎn)品，占少量商業(yè)化市場(chǎng)；品，占少量商業(yè)化市場(chǎng)；塑料封裝用于消費(fèi)電子，因?yàn)槠涑杀镜停芰戏庋b用于消費(fèi)電子，因?yàn)槠涑杀镜?，工藝?jiǎn)單，可靠性高而占有絕大部分的工藝簡(jiǎn)單，可靠性高而占有絕大部分的市場(chǎng)份額；市場(chǎng)份額；按與按與PCBPCB板的連接方式劃分為：板的連接方式劃分為： PTHSMTPTH-Pin Through Hole, PTH-Pin Throu

11、gh Hole, 通孔式；通孔式；SMT-Surface Mount TechnologySMT-Surface Mount Technology，表面貼裝式。表面貼裝式。目前市面上大部分目前市面上大部分ICIC均采為均采為SMTSMT式式的的SMT按封裝外型可分為：按封裝外型可分為： SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；等；決定封裝形式的兩個(gè)關(guān)鍵因素決定封裝形式的兩個(gè)關(guān)鍵因素:封裝效率。芯片面積封裝效率。芯片面積/封裝面積，盡量接近封裝面積，盡量接近1:1；引腳數(shù)。引腳數(shù)越多，越高級(jí)，但是工藝難度也相應(yīng)增加；引腳數(shù)。引腳數(shù)越多，越高級(jí)，但是工藝難度也相應(yīng)增加；

12、 封裝形式和工藝逐步高級(jí)和復(fù)雜封裝形式和工藝逐步高級(jí)和復(fù)雜其中其中,CSP由于采用了由于采用了Flip Chip技術(shù)和裸片封裝，達(dá)到了芯片面積技術(shù)和裸片封裝，達(dá)到了芯片面積/封裝面積封裝面積=1:1，為目前最高級(jí)的技術(shù)；，為目前最高級(jí)的技術(shù)；Company LogoIC Package （IC的封裝形式）的封裝形式） QFNQuad Flat No-lead Package 四方無(wú)引腳扁平封裝四方無(wú)引腳扁平封裝 SOICSmall Outline IC 小外形小外形IC封裝封裝 TSSOPThin Small Shrink Outline Package 薄小外形封裝薄小外形封裝 QFPQua

13、d Flat Package 四方引腳扁平式封裝四方引腳扁平式封裝 BGABall Grid Array Package 球柵陣列式封裝球柵陣列式封裝 CSPChip Scale Package 芯片尺寸級(jí)封裝芯片尺寸級(jí)封裝 常用集成電路封裝形式常用集成電路封裝形式 （1）DIP (Dual In-line Package)雙列直插式封裝雙列直插式封裝 876512346.39.2 P P型型8 8引線封裝引線封裝 正視圖正視圖 頂視圖頂視圖 常用集成電路封裝形式常用集成電路封裝形式 （2）SOP(Small Outline Package)小外形封裝小外形封裝 SOP實(shí)際上是實(shí)際上是DIP的

14、變形，即將的變形，即將DIP的直插式引腳向的直插式引腳向外彎曲成外彎曲成90度，就成了適于表面貼裝度，就成了適于表面貼裝SMT（Surface Mount Technology）的封裝了，只是外形尺寸和重量）的封裝了，只是外形尺寸和重量比比DIP小得多。小得多。 SOP封裝外形圖封裝外形圖 常用集成電路封裝形式常用集成電路封裝形式 （3）QFP(Quad Flat Package) 四邊引腳扁平封裝四邊引腳扁平封裝 QFP封裝結(jié)構(gòu)封裝結(jié)構(gòu) QFP的分類：的分類： 塑塑（Plastic）封封 QFP(PQFP)薄型薄型QFP(TQFP) 窄窄（Fine）節(jié)距節(jié)距 QFP(FQFP) Compan

15、y LogoIC Package Structure（IC結(jié)構(gòu)圖）TOP VIEWSIDE VIEWLead Frame 引線框架引線框架Gold Wire 金金 線線Die Pad 芯片焊盤芯片焊盤Epoxy 銀漿銀漿Mold Compound 環(huán)氧樹(shù)脂環(huán)氧樹(shù)脂集成電路封裝工藝流程集成電路封裝工藝流程 引線鍵合是將芯片表面的鋁壓點(diǎn)和引線框架上的電引線鍵合是將芯片表面的鋁壓點(diǎn)和引線框架上的電極內(nèi)端（有時(shí)稱為柱）進(jìn)行電連接最常用的方法（見(jiàn)下極內(nèi)端（有時(shí)稱為柱）進(jìn)行電連接最常用的方法（見(jiàn)下圖）。引線鍵合放置精度通常是圖）。引線鍵合放置精度通常是5 5m m。鍵合線或是金或。鍵合線或是金或是鋁，因?yàn)?/p>

16、它在芯片壓點(diǎn)和引線框架內(nèi)端壓點(diǎn)都形成良是鋁，因?yàn)樗谛酒瑝狐c(diǎn)和引線框架內(nèi)端壓點(diǎn)都形成良好鍵合，通常引線直徑是好鍵合，通常引線直徑是25257575m m之間。之間。12.3 12.3 芯片鍵合芯片鍵合引線鍵合引線鍵合傳統(tǒng)裝配與封裝傳統(tǒng)裝配與封裝硅片測(cè)試和揀選引線鍵合引線鍵合分片塑料封裝最終封裝與測(cè)試貼片F(xiàn)igure 20.1 引線焊接引線焊接EFO打火桿在打火桿在磁嘴前燒球磁嘴前燒球Cap下降到芯片的下降到芯片的Pad上，加上，加Force和和Power形成第一焊點(diǎn)形成第一焊點(diǎn)Cap牽引金牽引金線上升線上升Cap運(yùn)動(dòng)軌跡形成運(yùn)動(dòng)軌跡形成良好的良好的Wire LoopCap下降到下降到Lead

17、Frame形成焊接形成焊接Cap側(cè)向劃開(kāi)，將金側(cè)向劃開(kāi)，將金線切斷，形成魚(yú)尾線切斷，形成魚(yú)尾Cap上提，完成一次上提，完成一次動(dòng)作動(dòng)作從芯片壓點(diǎn)到引線框架的引線鍵合從芯片壓點(diǎn)到引線框架的引線鍵合壓?；旌衔镆€框架壓點(diǎn)芯片鍵合的引線管腳尖集成電路封裝示意圖集成電路封裝示意圖芯片綁定時(shí)，應(yīng)給出載體型號(hào)和芯片焊盤與載體上的引芯片綁定時(shí)，應(yīng)給出載體型號(hào)和芯片焊盤與載體上的引腳關(guān)系示意圖，如圖所示，芯片方向用向上箭頭表示，腳關(guān)系示意圖，如圖所示，芯片方向用向上箭頭表示，QFP24QFP24載體引腳從左下角第二引腳開(kāi)始，逆時(shí)針?lè)较蜻B載體引腳從左下角第二引腳開(kāi)始，逆時(shí)針?lè)较蜻B續(xù)標(biāo)號(hào)，按圖連接明確無(wú)誤。續(xù)標(biāo)號(hào)

18、，按圖連接明確無(wú)誤。卷帶式自動(dòng)鍵合卷帶式自動(dòng)鍵合TABTAB技術(shù)技術(shù)聚合物條帶銅引線倒裝芯片倒裝芯片將芯片的有源面（具有表面鍵合壓點(diǎn)）面向基座的粘貼封將芯片的有源面（具有表面鍵合壓點(diǎn)）面向基座的粘貼封裝技術(shù)。裝技術(shù)。 倒裝技術(shù)優(yōu)點(diǎn)：倒裝技術(shù)優(yōu)點(diǎn)： 寄生電感遠(yuǎn)小于傳統(tǒng)鍵合技術(shù)的寄生值寄生電感遠(yuǎn)小于傳統(tǒng)鍵合技術(shù)的寄生值焊接盤可遍布芯片，不僅限于芯片周邊焊接盤可遍布芯片，不僅限于芯片周邊襯底均可被襯底均可被ICIC覆蓋，封裝密度高覆蓋，封裝密度高可靠性高可靠性高焊接時(shí)，連接柱的表面張力會(huì)自我校正焊接時(shí)，連接柱的表面張力會(huì)自我校正 倒裝芯片封裝倒裝芯片封裝壓點(diǎn)上的焊料凸點(diǎn)硅芯片基座連接管座金屬互連通孔

19、硅片壓點(diǎn)上的硅片壓點(diǎn)上的C4C4焊料凸點(diǎn)焊料凸點(diǎn)回流工藝金屬淀積和刻蝕第二層金屬淀積SnPb(3)在回流過(guò)程中焊球形成(4)Oxide氮化硅Al壓點(diǎn)(1)第三層復(fù)合金屬Cu-SnCr+CuCr(2)倒裝芯片的環(huán)氧樹(shù)脂填充術(shù)倒裝芯片的環(huán)氧樹(shù)脂填充術(shù) 關(guān)于倒裝芯片可靠性的一個(gè)重要問(wèn)題是硅片和基座之間關(guān)于倒裝芯片可靠性的一個(gè)重要問(wèn)題是硅片和基座之間熱膨脹系數(shù)（熱膨脹系數(shù)（CTECTE）失配。嚴(yán)重的）失配。嚴(yán)重的CTECTE失配將應(yīng)力引入失配將應(yīng)力引入C4C4焊焊接點(diǎn)并由于焊接裂縫引起早期失效。通過(guò)在芯片和基座之間接點(diǎn)并由于焊接裂縫引起早期失效。通過(guò)在芯片和基座之間用流動(dòng)環(huán)氧樹(shù)脂填充術(shù)使問(wèn)題得以解決。

20、用流動(dòng)環(huán)氧樹(shù)脂填充術(shù)使問(wèn)題得以解決。焊料凸點(diǎn)芯片環(huán)氧樹(shù)脂基座倒裝芯片面陣焊接凸點(diǎn)與引線鍵合倒裝芯片面陣焊接凸點(diǎn)與引線鍵合 因?yàn)榈寡b芯片技術(shù)是面陣技術(shù)，它促進(jìn)了對(duì)封裝中因?yàn)榈寡b芯片技術(shù)是面陣技術(shù)，它促進(jìn)了對(duì)封裝中更多輸入更多輸入/ /輸出管腳的要求。這意味著輸出管腳的要求。這意味著C4C4焊料凸點(diǎn)被放在焊料凸點(diǎn)被放在芯片表面的芯片表面的x-yx-y格點(diǎn)上，對(duì)于更多管腳數(shù)有效利用了芯片格點(diǎn)上，對(duì)于更多管腳數(shù)有效利用了芯片表面積。表面積。壓點(diǎn)周邊陣列倒裝芯片凸點(diǎn)面陣列Figure 20.23 12.4 12.4 高速芯片封裝高速芯片封裝 在高頻和高速系統(tǒng)設(shè)計(jì)時(shí)，不同封裝形式的引腳的寄生參數(shù)必須加以考

21、慮 。封裝類型電容/pF電感/nH68針?biāo)芰螪IP43568針陶瓷DIP720256針PGA515金絲壓焊11例裝焊0.50.1幾種封裝形式下引腳的寄生電容和電感的典型值 12.4 12.4 高速芯片封裝高速芯片封裝 l MCMMCM技術(shù)的發(fā)展與進(jìn)步技術(shù)的發(fā)展與進(jìn)步由于多芯片模塊由于多芯片模塊(MCM)(MCM)的出現(xiàn)、發(fā)展和進(jìn)步，推動(dòng)了微組裝技的出現(xiàn)、發(fā)展和進(jìn)步，推動(dòng)了微組裝技術(shù)發(fā)展。由于信號(hào)傳輸高頻化和高速數(shù)字化的要求以及裸術(shù)發(fā)展。由于信號(hào)傳輸高頻化和高速數(shù)字化的要求以及裸芯片封裝的需要，因而要求有比起芯片封裝的需要，因而要求有比起SMTSMT組裝密度更高的基板組裝密度更高的基板和母板。和

22、母板。12.5 12.5 混合集成與微組裝技術(shù)混合集成與微組裝技術(shù)多芯片組件，它是在混合集成電路多芯片組件，它是在混合集成電路(HIC)(HIC)基礎(chǔ)上發(fā)展起來(lái)的高技基礎(chǔ)上發(fā)展起來(lái)的高技術(shù)電子產(chǎn)品，是將多個(gè)術(shù)電子產(chǎn)品，是將多個(gè)LSILSI和和VLSIVLSI芯片和其它元器件高密度組裝芯片和其它元器件高密度組裝在多層互連基板上，然后封裝在同一封裝體內(nèi)的高密度、高可靠在多層互連基板上，然后封裝在同一封裝體內(nèi)的高密度、高可靠性的電子產(chǎn)品，可以實(shí)現(xiàn)系統(tǒng)功能，達(dá)到電子產(chǎn)品的小型化、多性的電子產(chǎn)品，可以實(shí)現(xiàn)系統(tǒng)功能，達(dá)到電子產(chǎn)品的小型化、多功能、高性能。功能、高性能。MCM 基座單個(gè)芯片 MCM(Mu1t

23、iChip Module)MCM(Mu1tiChip Module)基本概念基本概念MCMMCM分類分類 MCMMCM通常可分為五大類，通常可分為五大類， 即即MCMLMCML，其基板為多層布線，其基板為多層布線PWBPWB； MCMCMCMC，其基板為多層布線厚膜，其基板為多層布線厚膜或多層布線共燒陶瓷；或多層布線共燒陶瓷； MCMDMCMD，其為薄膜多層布線基板；，其為薄膜多層布線基板； MCMCMCMCD D，其為厚、薄膜混合，其為厚、薄膜混合多層布線基板；多層布線基板； MCMSiMCMSi，其基板為，其基板為SiSi。 以上這些基板上再安裝各類以上這些基板上再安裝各類IcIc芯芯片及

24、其它元器件，使用先進(jìn)封裝，片及其它元器件，使用先進(jìn)封裝，就制作成各類就制作成各類MCMMCM。三級(jí)基板（或三級(jí)基板（或PCBPCB） 近似芯片尺寸的超小型封裝近似芯片尺寸的超小型封裝 可容納引腳的數(shù)最多，便于可容納引腳的數(shù)最多，便于焊接、安裝和修整更換焊接、安裝和修整更換 電、熱性能優(yōu)良電、熱性能優(yōu)良 測(cè)試、篩選、老化操作容易測(cè)試、篩選、老化操作容易實(shí)現(xiàn)實(shí)現(xiàn) 散熱性能優(yōu)良散熱性能優(yōu)良 封裝內(nèi)無(wú)需填料封裝內(nèi)無(wú)需填料 制造工藝、設(shè)備的兼容性好制造工藝、設(shè)備的兼容性好MCMMCM的優(yōu)勢(shì)的優(yōu)勢(shì)一種六芯片一種六芯片MCM MCM 12.6 12.6 數(shù)字集成電路測(cè)試方法數(shù)字集成電路測(cè)試方法l 概述概述

25、數(shù)字集成電路測(cè)試的意義在于可以直觀地檢查設(shè)計(jì)的數(shù)字集成電路測(cè)試的意義在于可以直觀地檢查設(shè)計(jì)的集成電路是否能像設(shè)計(jì)者要求的那樣正確地工作。集成電路是否能像設(shè)計(jì)者要求的那樣正確地工作。 另一目的是希望通過(guò)測(cè)試，確定電路失效的原因以及另一目的是希望通過(guò)測(cè)試，確定電路失效的原因以及失效所發(fā)生的具體部位，以便改進(jìn)設(shè)計(jì)和修正錯(cuò)誤。失效所發(fā)生的具體部位，以便改進(jìn)設(shè)計(jì)和修正錯(cuò)誤。測(cè)試的難度測(cè)試的難度為實(shí)現(xiàn)對(duì)芯片中的錯(cuò)誤和缺陷定位，從測(cè)試技術(shù)的為實(shí)現(xiàn)對(duì)芯片中的錯(cuò)誤和缺陷定位，從測(cè)試技術(shù)的角度而言就是要解決測(cè)試的可控制性和可觀測(cè)性。角度而言就是要解決測(cè)試的可控制性和可觀測(cè)性。數(shù)字系統(tǒng)一般都是復(fù)雜系統(tǒng)，測(cè)試問(wèn)題變得

26、日益嚴(yán)數(shù)字系統(tǒng)一般都是復(fù)雜系統(tǒng)，測(cè)試問(wèn)題變得日益嚴(yán)重。重。12.6.1 12.6.1 可測(cè)試性的重要性可測(cè)試性的重要性測(cè)試生成測(cè)試生成 指產(chǎn)生驗(yàn)證電路的一組測(cè)試碼，又稱測(cè)試矢量指產(chǎn)生驗(yàn)證電路的一組測(cè)試碼，又稱測(cè)試矢量 測(cè)試驗(yàn)證測(cè)試驗(yàn)證 指一個(gè)給定測(cè)試集合的有效性測(cè)度，這通常是通過(guò)故障模擬指一個(gè)給定測(cè)試集合的有效性測(cè)度，這通常是通過(guò)故障模擬 來(lái)估算的。來(lái)估算的。測(cè)試設(shè)計(jì)測(cè)試設(shè)計(jì) 目的是為了提高前兩種工作的效率，也就是說(shuō)，通過(guò)在邏輯目的是為了提高前兩種工作的效率，也就是說(shuō)，通過(guò)在邏輯 和電路設(shè)計(jì)階段考慮測(cè)試效率問(wèn)題，加入適當(dāng)?shù)母郊舆壿嫽蚝碗娐吩O(shè)計(jì)階段考慮測(cè)試效率問(wèn)題，加入適當(dāng)?shù)母郊舆壿嫽?電路以提

27、高將來(lái)芯片的測(cè)試效率電路以提高將來(lái)芯片的測(cè)試效率 。數(shù)字集成電路可測(cè)性的數(shù)字集成電路可測(cè)性的3 3個(gè)方面?zhèn)€方面l 集成電路芯片測(cè)試的基本形式集成電路芯片測(cè)試的基本形式l 完全測(cè)試完全測(cè)試對(duì)芯片進(jìn)行全部狀態(tài)和功能的測(cè)試，要考慮集成電路的所有狀態(tài)對(duì)芯片進(jìn)行全部狀態(tài)和功能的測(cè)試，要考慮集成電路的所有狀態(tài)和功能，即使在將來(lái)的實(shí)際應(yīng)用中有些并不會(huì)出現(xiàn)。完全測(cè)和功能，即使在將來(lái)的實(shí)際應(yīng)用中有些并不會(huì)出現(xiàn)。完全測(cè)試是完備集。在集成電路研制階段，為分析電路可能存在的試是完備集。在集成電路研制階段，為分析電路可能存在的缺陷和隱含的問(wèn)題，應(yīng)對(duì)樣品進(jìn)行完全測(cè)試。缺陷和隱含的問(wèn)題，應(yīng)對(duì)樣品進(jìn)行完全測(cè)試。l 功能測(cè)試功

28、能測(cè)試只對(duì)集成電路設(shè)計(jì)之初所要求的運(yùn)算功能或邏輯功能是否正確進(jìn)只對(duì)集成電路設(shè)計(jì)之初所要求的運(yùn)算功能或邏輯功能是否正確進(jìn)行測(cè)試。功能測(cè)試是局部測(cè)試。在集成電路的生產(chǎn)階段，通行測(cè)試。功能測(cè)試是局部測(cè)試。在集成電路的生產(chǎn)階段，通常采用功能測(cè)試以提高測(cè)試效率降低測(cè)試成本。常采用功能測(cè)試以提高測(cè)試效率降低測(cè)試成本。2022-2-1243完全測(cè)試的含義完全測(cè)試的含義例如：例如：N N個(gè)輸入端的邏輯，它有個(gè)輸入端的邏輯，它有2 2N N個(gè)狀態(tài)。個(gè)狀態(tài)。組合邏輯：組合邏輯：在靜態(tài)狀態(tài)下，需要在靜態(tài)狀態(tài)下，需要2 2N N個(gè)順序測(cè)試矢量。動(dòng)態(tài)測(cè)試個(gè)順序測(cè)試矢量。動(dòng)態(tài)測(cè)試應(yīng)考慮狀態(tài)轉(zhuǎn)換時(shí)的延遲配合問(wèn)題，僅僅順序測(cè)

29、試是不夠的。應(yīng)考慮狀態(tài)轉(zhuǎn)換時(shí)的延遲配合問(wèn)題，僅僅順序測(cè)試是不夠的。時(shí)序電路：時(shí)序電路：由于記憶單元的存在，電路的狀態(tài)不但與當(dāng)前的輸由于記憶單元的存在，電路的狀態(tài)不但與當(dāng)前的輸入有關(guān)，還與上一時(shí)刻的信號(hào)有關(guān)。它的測(cè)試矢量不僅僅是入有關(guān)，還與上一時(shí)刻的信號(hào)有關(guān)。它的測(cè)試矢量不僅僅是枚舉問(wèn)題，而是一個(gè)排列問(wèn)題。最壞情況下它是枚舉問(wèn)題，而是一個(gè)排列問(wèn)題。最壞情況下它是2 2N N個(gè)狀態(tài)的個(gè)狀態(tài)的全排列，它的測(cè)試矢量數(shù)目是一個(gè)天文數(shù)字。全排列，它的測(cè)試矢量數(shù)目是一個(gè)天文數(shù)字?？蓽y(cè)試性成為可測(cè)試性成為VLSIVLSI設(shè)計(jì)中的一個(gè)重要部分設(shè)計(jì)中的一個(gè)重要部分l 內(nèi)部節(jié)點(diǎn)測(cè)試方法的基本思想內(nèi)部節(jié)點(diǎn)測(cè)試方法的基

30、本思想由于電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測(cè)，只能由于電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測(cè)，只能通過(guò)輸入通過(guò)輸入/ /輸出來(lái)觀測(cè)。對(duì)內(nèi)部節(jié)點(diǎn)測(cè)試思想是：假設(shè)在輸出來(lái)觀測(cè)。對(duì)內(nèi)部節(jié)點(diǎn)測(cè)試思想是：假設(shè)在待測(cè)試節(jié)點(diǎn)存在一個(gè)故障狀態(tài)，然后反映和傳達(dá)這個(gè)故待測(cè)試節(jié)點(diǎn)存在一個(gè)故障狀態(tài)，然后反映和傳達(dá)這個(gè)故障到輸出觀察點(diǎn)。在測(cè)試中如果輸出觀察點(diǎn)測(cè)到該故障障到輸出觀察點(diǎn)。在測(cè)試中如果輸出觀察點(diǎn)測(cè)到該故障效應(yīng)，則說(shuō)明該節(jié)點(diǎn)確實(shí)存在假設(shè)的故障。否則，說(shuō)明效應(yīng)，則說(shuō)明該節(jié)點(diǎn)確實(shí)存在假設(shè)的故障。否則，說(shuō)明該節(jié)點(diǎn)不存在假設(shè)的故障。該節(jié)點(diǎn)不存在假設(shè)的故障。12.6.2 12.6.2 測(cè)試基礎(chǔ)測(cè)試基礎(chǔ)2022

31、-2-1245l 故障模型故障模型造成電路失效的原因：造成電路失效的原因： 微觀的缺陷：半導(dǎo)體材料中存在的缺陷。微觀的缺陷：半導(dǎo)體材料中存在的缺陷。 工藝加工中引入的器件不可靠或錯(cuò)誤：帶電粒子的工藝加工中引入的器件不可靠或錯(cuò)誤：帶電粒子的沾污、接觸區(qū)接觸不良、金屬線不良連接或斷開(kāi)。沾污、接觸區(qū)接觸不良、金屬線不良連接或斷開(kāi)。 設(shè)計(jì)不當(dāng)所引入的工作不穩(wěn)定。設(shè)計(jì)不當(dāng)所引入的工作不穩(wěn)定。電路失效（節(jié)點(diǎn)不正確的電平）抽象為故障模型電路失效（節(jié)點(diǎn)不正確的電平）抽象為故障模型2022-2-1246 對(duì)于每一個(gè)測(cè)試矢量，它包括了測(cè)試輸入和應(yīng)有的測(cè)對(duì)于每一個(gè)測(cè)試矢量，它包括了測(cè)試輸入和應(yīng)有的測(cè)試輸出。為了減少

32、測(cè)試的工作量，測(cè)試生成通常是針試輸出。為了減少測(cè)試的工作量，測(cè)試生成通常是針對(duì)門級(jí)器件的外節(jié)點(diǎn)。雖然直接針對(duì)晶體管級(jí)生成測(cè)對(duì)門級(jí)器件的外節(jié)點(diǎn)。雖然直接針對(duì)晶體管級(jí)生成測(cè)試具有更高的定位精度，但測(cè)試的難度與工作量將大試具有更高的定位精度，但測(cè)試的難度與工作量將大大增加。大增加。 隨著集成電路規(guī)模的增大和系統(tǒng)復(fù)雜性的提高，要求隨著集成電路規(guī)模的增大和系統(tǒng)復(fù)雜性的提高，要求要采用新的技術(shù)和算法生成測(cè)試。要采用新的技術(shù)和算法生成測(cè)試。 測(cè)試生成測(cè)試生成12.6.3 12.6.3 可測(cè)試性設(shè)計(jì)可測(cè)試性設(shè)計(jì)l 問(wèn)題的提出問(wèn)題的提出從測(cè)試技術(shù)的角度而言要解決測(cè)試的從測(cè)試技術(shù)的角度而言要解決測(cè)試的可控制性可控

33、制性和和可觀測(cè)性可觀測(cè)性，希望內(nèi)部的節(jié)點(diǎn)是可見(jiàn)的，這樣才能通過(guò)測(cè)試判定電路希望內(nèi)部的節(jié)點(diǎn)是可見(jiàn)的，這樣才能通過(guò)測(cè)試判定電路失效的癥結(jié)所在。但是，電路制作完成后，各個(gè)內(nèi)部節(jié)失效的癥結(jié)所在。但是，電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測(cè)，只能對(duì)系統(tǒng)輸入一定的測(cè)試矢量，點(diǎn)將不可直接探測(cè)，只能對(duì)系統(tǒng)輸入一定的測(cè)試矢量，在輸出端觀察到所測(cè)節(jié)點(diǎn)的狀態(tài)。在輸出端觀察到所測(cè)節(jié)點(diǎn)的狀態(tài)。l 測(cè)試的難點(diǎn)測(cè)試的難點(diǎn)可測(cè)試性與電路的復(fù)雜性成正比，對(duì)于一個(gè)包含了數(shù)萬(wàn)個(gè)可測(cè)試性與電路的復(fù)雜性成正比，對(duì)于一個(gè)包含了數(shù)萬(wàn)個(gè)內(nèi)部節(jié)點(diǎn)的內(nèi)部節(jié)點(diǎn)的VLSIVLSI系統(tǒng)，很難直接從電路的輸入系統(tǒng)，很難直接從電路的輸入/ /輸出端輸出端來(lái)控制和觀察這些內(nèi)部節(jié)點(diǎn)的電學(xué)行為。來(lái)控制和觀察這些內(nèi)部節(jié)點(diǎn)的電學(xué)行為。為解決可測(cè)試性問(wèn)題，從設(shè)計(jì)之初就要予以考慮為解決可測(cè)試性問(wèn)題，從設(shè)計(jì)之初就要予以考慮l 可測(cè)試性設(shè)計(jì)的基本方法