CycloneII系列FPGA特殊引腳

1、Cyclone II 系列FPGA特殊引腳(2009-07-26 12:17:20)轉(zhuǎn)載標(biāo)簽:分類：FPGAfpga管腳雜談直接開始啦1/1.I/O, ASDO在AS模式下是專用輸出腳，在 PS和JTAG模式下可以當(dāng)I/O腳來用。在 AS模式下, 這個腳是CII向串行配置芯片發(fā)送控制信號的腳。也是用來從配置芯片中讀配置數(shù)據(jù)的腳。在AS模式下,ASDO有一個內(nèi)部的上拉電阻，一直有效，配置完成后，該腳就變成三態(tài)輸 入腳。ASDO腳直接接到配置芯片的 ASDI腳（第5腳）。2/2.1 /O,nCSO在AS模式下是專用輸出腳，在 PS和JTAG模式下可以當(dāng)I/O腳來用在AS模式下，這 個腳是CII用來

2、給外面的串行配置芯片發(fā)送的使能腳。在AS模式下,ASDO有一個內(nèi)部的上拉電阻，一直有效。這個腳是低電平有效的。直接接到配置芯片的/CS腳（第1腳）。3/3/O,CRC_ERROR當(dāng)錯誤檢測CRC電路被選用時，這個腳就被作為CRC_ERROR腳，如果不用默認就用來CRC_ERROR 時，高電做I/O。但要注意，這個腳是不支持漏極開路和反向的。當(dāng)它作為 平輸出則表示出現(xiàn)了 CRC校驗錯誤（在配置 SRAM各個比特時出現(xiàn)了錯誤）。 CRC電路 的支持可以在 setting 中加上。這個腳一般與 nCONFIG 腳配合起來用。即如果配置過程出 錯，重新配置 .4/4.I/O,CLKUSR當(dāng)在軟件中打開

3、 Enable User-supplled start-up clock（CLKUSR） 選項后，這個腳就只可以作為 用戶提供的初始化時鐘輸入腳。在所有配置數(shù)據(jù)都已經(jīng)被接收后， CONF_DONE 腳會變成 高電平， CII 器件還需要 299 個時鐘周期來初始化寄存器， I/O 等等狀態(tài)， FPGA 有兩種方 式，一種是用內(nèi)部的晶振（ 10MHz ），另一種就是從 CLKUSR 接進來的時鐘（最大不能超 過 100MHz ）。有這個功能，可以延緩 FPGA 開始工作的時間，可以在需要和其它器件進 行同步的特殊應(yīng)用中用到。7/13.I/O,VREFI/O 來用。用來給某些差分標(biāo)準(zhǔn)提供一個參考電

4、平。沒有用到的話，可以當(dāng)成14/20. DATA0專用輸入腳。在 AS 模式下，配置的過程是： CII 將 nCSO 置低電平，配置芯片被使能。 CII 然后通過 DCLK 和 ASDO 配合操作，發(fā)送操作的命令，以及讀的地址給配置芯片。配 置芯片然后通過 DATA 腳給 CII 發(fā)送數(shù)據(jù)。 DATA 腳就接到 CII 的 DATA0 腳上。 CII 接 收完所有的配置數(shù)據(jù)后，就會釋放 CONF_DONE 腳（即不強制使 CONF_DONE 腳為低電 平）， CONF_DONE 腳是漏極開路（ Open-Drain ）的。這時候，因為 CONF_DONE 在外部 會接一個 10K 的電阻，所以

5、它會變成高電平。同時， CII 就停止 DCLK 信號。在 CONF_DONE 變成高電平以后（這時它又相當(dāng)于變成一個輸入腳），初始化的過程就開始 了。所以， CONF_DONE 這個腳外面一定要接一個 10K 的電阻， 以保證初始化過程可以正 確開始。 DATA0,DCLK,NCSO,ASDO 腳上都有微弱的上拉電阻，且一直有效。在配置完在 AS 模式成后， 這些腳都會變成輸入三態(tài)， 并被內(nèi)部微弱的上拉電阻將電平置為高電平。 下， DATA0 就接到配置芯片的 DATA（ 第 2 腳）。15/21. DCLKPS 模式下是輸入， AS 模式下是輸出。在 PS 模式下， DCLK 是一個時鐘輸

6、入腳，是外部 器件將配置數(shù)據(jù)傳送給 FPGA 的時鐘。數(shù)據(jù)是在 DCLK 的上升沿把數(shù)據(jù)，在 AS 模式下， DCLK 腳是一個時鐘輸出腳，就是提供一個配置時鐘。直接接到配置芯片的 DCLK 腳上去 （第 6 腳）。無論是哪種配置模式，配置完成后，這個腳都會變成三態(tài)。如果外接的是配置 器件， 配置器件會置 DCLK 腳為低電平。 如果使用的是主控芯片， 可以將 DCLK 置高也可 以將 DCLK 置低。配置完成后，觸發(fā)這個腳并不會影響已配置完的FPGA 。這個腳帶了輸入 Buffer ，支持施密特觸發(fā)器的磁滯功能。16/22. nCE專用輸入腳。這個腳是一個低電平有效的片選使能信號。 nCE

7、腳是配置使能腳。在配置， 初始化以及用戶模式下， nCE 腳必須置低。 在多個器件的配置過程中， 第一個器件的 nCE 腳 要置低，它的 nCEO 要連接到下一個器件的 nCE 腳上，形成了一個鏈。 nCE 腳在用 JTAG 編程模式下也需要將 nCE 腳置低。 這個腳帶了輸入 Buffer ，支持施密特觸發(fā)器的磁滯功能。20/26. nCONFIG專用的輸入管腳。 這個管腳是一個配置控制輸入腳。 如果這個腳在用戶模式下被置低， FPGA 就會丟失掉它的配置數(shù)據(jù)， 并進入一個復(fù)位狀態(tài)， 并將所有的 I/O 腳置成三態(tài)的。 nCONFIG 從低電平跳變到高電平的過程會初始化重配置的過程。 如果配

8、置方案采用增強型的配置器件 或EPC2,用戶可以將nCONFIG 腳直接接到 VCC或到配置芯片的 nlNIT_CONF 腳上去。這nCONFIG個腳帶了輸入 Buffer ，支持施密特觸發(fā)器的磁滯功能。實際上，在用戶模式下， 信號就是用來初始化重配置的。當(dāng) nCONFIG 腳被置低后，初始化進程就開始了。當(dāng)nCONFIG 腳被置低后， CII 就被復(fù)位了，并進入了復(fù)位狀態(tài)， nSTATUS 和 CONF_DONE 腳 被置低，所有的I/O腳進入三態(tài)。nCONFIG 信號必須至少保持 2us。當(dāng)nCONFIG又回到 高電平狀態(tài)后， nSTATUS 又被釋放。 重配置就開始了。 在實際應(yīng)用過程中

9、可以將 nCONFIG 腳接一個 10K 的上拉電阻到 3.3V.40/56. DEV_OEI/O 腳或全局 I/O 使能腳。在 Quartus II 軟件中可以使能 DEV_OE 選項( EnableDevice-wideoutput Enable) ，如果使能了這一個功能，這個腳可以當(dāng)全局 I/O 使能腳，這個 腳的功能是，如果它被置低，所有的 I/O 都進入三態(tài)。75/107. INIT_DONEI/O 腳或漏極開路的輸出腳。當(dāng)這個腳被使能后，該腳上從低到高的跳變指示FPGA 已經(jīng)進入了用戶模式。 如果 INIT_DONE 輸出腳被使能， 在配置完成以后， 這個腳就不能被用做 用戶 I/

10、O 了。在 QuartusII 里面可以通過使能 Enable INIT_DONE 輸出選項使能這個腳。76/108. nCEOI/O 腳或輸出腳。當(dāng)配置完成后，這個腳會輸出低電平。在多個器件的配置過程中，這個 腳會連接到下一個器件的 nCE 腳，這個時候，它還需要在外面接一個 10K 的上拉電阻到Vccio。多個器件的配置過程中，最后一個器件的nCEO可以浮空。如果想把這個腳當(dāng)成可用的I/O,需要在軟件里面做一下設(shè)置。另外，就算是做I/O，也要等配置完成以后。82/121. nSTATUS 這是一個專用的配置狀態(tài)腳。 雙向腳， 當(dāng)它是輸出腳時， 是漏極開路的。 在上電之后， FPGA 立刻將

11、 nSTATUS 腳置成低電平，并在上電復(fù)位（ POR ）完成之后，釋放它，將它置為高電 平。作為狀態(tài)輸出腳時， 在配置過程中如果有任何一個錯誤發(fā)生了， nSTATUS 腳會被置低。 作為狀態(tài)輸入腳時， 在配置或初始化過程中， 外部控制芯片可以將這個腳拉低， 這時候 FPGA 就會進入錯誤狀態(tài)。這個腳不能用作普通 I/O 腳。 nSTATUS 腳必須上拉一個 10K 歐的電 阻。83/123. CONF_DONE這是一個專用的配置狀態(tài)腳。雙向腳，當(dāng)它是輸出腳時， 是漏極開路的。當(dāng)作為狀態(tài)輸出腳 時，在配置之前和過程中， 它都被置為低電平。 一旦配置數(shù)據(jù)接收完成， 并且沒有任何錯誤， 初始化周期一開始， CONF_DONE 就會被釋放。當(dāng)作為狀態(tài)輸入腳時，在所有數(shù)據(jù)都被接 收后，要將它置為高電平。之后器件就開始初始化再進入用戶模式。它不可以用作普通 I/O 來用。這個腳外成也必須接一個 10K 歐的電阻。84/125,85/126. MSEL1:0這些腳要接到零或電源， 表示高電平或低電平。 00 表示用 AS 模式， 10 表示 PS 模式， 01 是 FAST AS 模式 .如果用 JTAG 模式，就把它們接 00, JTAG 模式跟 MSEL 無關(guān)，即用 JTA