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文檔簡介

1、FPGA/CPLD應用技術應用技術余菲余菲 副教授副教授可編程多彩霓虹燈設計可編程多彩霓虹燈設計余菲余菲 副教授副教授 電子郵件：電子郵件： 電話：電話分頻器模塊設計分頻器模塊設計主要內(nèi)容：原理分析原理分析1接口定義接口定義2代碼設計代碼設計3原理分析原理分析假設原始的時鐘周期為T，分頻后的時鐘周期為t，則分頻倍數(shù)的計算公式如下：tnT在進行分頻之前首先要計算n，分頻的基本原理是對原始時鐘的周期進行計數(shù)，每計數(shù)滿n/2個時鐘周期，目標時鐘就進行一次翻轉(zhuǎn)本設計中，原始的未分頻時鐘是50MHz，周期是T=210-8s，分頻后的時鐘周期t=1s，代入公式得到n/2=25

2、 000 000，也就是每次計數(shù)達到25 000 000個時鐘周期以后就把輸出的分頻時鐘信號翻轉(zhuǎn)一次同理，分頻后的時鐘周期t=0.1s，代入公式得到n/2=2 500 000小知識小知識（1）頻率是描述時鐘的一個重要參數(shù)，指的是時鐘在1s內(nèi)完成周期性變化的次數(shù)，單位是赫茲（Hz），常用f表示。數(shù)字系統(tǒng)中使用的時鐘頻率往往和開發(fā)板所提供的頻率不同，所以需要對開發(fā)板提供的時鐘進行頻率變換。頻率變換分為兩種，即“分頻”和 倍頻”。（2）分頻是指將原始頻率降低，輸出的信號頻率如果是輸入信號頻率的1/2，叫2分頻； 1/3， 叫3分頻；; 1/n，叫n分頻。（3）與“分頻”概念對應的還有“倍頻”。倍頻是

3、指將原始頻率提高，即使輸出端信號頻率為輸入端信號頻率的倍數(shù)，實現(xiàn)輸出頻率為輸入頻率2, 3, , n倍的電路，分別叫2倍頻, 3倍頻, , n倍頻電路。接口定義接口定義代碼設計代碼設計/clk_div.v-Verilog 代碼段module clk_div(clk,clk_1);input clk; /輸入時鐘output clk_1; /輸出時鐘reg24:0 counter; /定義計數(shù)器用來計數(shù)時鐘，計數(shù)25 000 000，需要用25位計數(shù)器reg clk_1;always(posedge clk)beginif(counter=25h17D7840) /如果計數(shù)等于25 000 000begincounter=25b1; /把counter恢復成1clk_1=clk_1; /把clk_1翻轉(zhuǎn)endelse /如果不等于25 000 0

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