EDA技術(shù)基礎(chǔ)復(fù)習(xí)資料

1、EDA復(fù)習(xí)資料EDA技術(shù)基礎(chǔ)題庫及參考答案（試用版）目 錄一、填空題1二、單選題5三、簡答題10四、應(yīng)用題11五、上機(jī)實(shí)驗(yàn)題15一、填空題1 現(xiàn)代電子技術(shù)經(jīng)歷了 CAD 、 CAE 和 EDA 三個(gè)主要的發(fā)展階段。2 EDA技術(shù)包括 大規(guī)模可編程器件 、 硬件描述語言HDL 、 EDA工具軟件 和 實(shí)驗(yàn)開發(fā)系統(tǒng) 四大要素。3 EDA的設(shè)計(jì)輸入主要包括 文本輸入方式 、 圖形輸入方式 和 波形輸入方式 三種形式。4 目前已經(jīng)成為IEEE標(biāo)準(zhǔn)、應(yīng)用最為廣泛的硬件描述語言有 VHDL 和 Verilog HDL 。仿真是一種對(duì)所設(shè)計(jì)電路進(jìn)行間接檢測的方法，包括_ 功能 仿真和_ 時(shí)序 仿真。5 層次

2、化設(shè)計(jì)是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)子項(xiàng)目或若干個(gè)層次來完成的。先從底層的電路設(shè)計(jì)開始，然后在_高層次_的設(shè)計(jì)中逐級(jí)調(diào)用 低層次 的設(shè)計(jì)結(jié)果，直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。6 用HDL設(shè)計(jì)的電路，既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個(gè)電路的功能塊 獨(dú)立存在 和 獨(dú)立運(yùn)行_。7 可編程邏輯器件從結(jié)構(gòu)上可分為乘積項(xiàng)結(jié)構(gòu)器件 和查找表結(jié)構(gòu)器件 。8 PLD（FPGA、CLPD）種類繁多，特點(diǎn)各異。共同之處包括的三大部分是邏輯塊陣列、輸入/輸出塊和互連資源。9 FPGA兩類配置下載方式是主動(dòng)配置方式 和被動(dòng)配置方式 。10 Quartus II是EDA器件制造商ltera公司自己開發(fā)的

3、_EDA工具_(dá)軟件。11 Quartus II工具軟件安裝成功后、第一次運(yùn)行前，還必 授權(quán) 。12 Quartus II支持 原理圖 、_文本 和 波形 等不同的編輯方式。13 在Quartus II集成環(huán)境下，設(shè)計(jì)文件不能直接保存在計(jì)算機(jī)磁盤根目錄中，因此設(shè)計(jì)者在進(jìn)入設(shè)計(jì)之前，應(yīng)當(dāng)在磁盤根目錄中建立保存設(shè)計(jì)文件的 工程目錄（文件夾） 。14 在Quartus II集成環(huán)境下執(zhí)行原理圖輸入設(shè)計(jì)法，應(yīng)選擇_模塊/原理圖文件(Block Diagram/Schematic File )._方法，設(shè)計(jì)文件的擴(kuò)展名是_ .bdf_。15 無論何種設(shè)計(jì)環(huán)境，VHDL設(shè)計(jì)文件都_ .vhd_的擴(kuò)展名保存，

4、而Verilog HDL設(shè)計(jì)文件應(yīng)以_ .v_的擴(kuò)展名保存。16 設(shè)計(jì)文件輸入結(jié)束后一定要通過 編譯（Compiler） ，檢查設(shè)計(jì)文件是否正確。17 在Quartus II集成環(huán)境下可以執(zhí)行 Create Default Symbol 命令，為設(shè)計(jì)文件創(chuàng)建一個(gè)元件符號(hào)。這個(gè)元件符號(hào)的擴(kuò)展名為 .bsf_，它可以被其他圖形設(shè)計(jì)文件 調(diào)用 ，以實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。18 指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為_引腳鎖定_。19 Quartus II中波形文件的擴(kuò)展名是_ .vwf_。20 在完成設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的鎖定后，再次對(duì)設(shè)計(jì)電路的仿真稱為_時(shí)序

5、仿真_或_后仿真_。21 以EDA方式實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到_ FPGA_ _或_ CPLD _芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。22 在對(duì)設(shè)計(jì)文件編程下載時(shí)，需要選擇的ByteBlaster(MV)編程方式，此編程方式對(duì)應(yīng)計(jì)算機(jī)的 _并行口 編程下載通道，“MV”是 混合電壓 的意思。23 一般將一個(gè)完整的VHDL程序稱為 設(shè)計(jì)實(shí)體 。24 VHDL設(shè)計(jì)實(shí)體由 庫和程序包 、 實(shí)體 、 結(jié)構(gòu)體 、和 配置 等部分構(gòu)成。其中 _實(shí)體 和 結(jié)構(gòu)體 是設(shè)計(jì)實(shí)體的基本組成部分，它們可以構(gòu)成最基本的VHDL程序。25 VHDL的設(shè)計(jì)實(shí)體由 實(shí)體聲明 部分和 結(jié)構(gòu)體 組成。26 VHDL的實(shí)體

6、聲明部分指定了設(shè)計(jì)單元的 輸入/輸出端口 或 引腳 ，它是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面，是外界可以看到的部分；VHDL的結(jié)構(gòu)體用來描述設(shè)計(jì)實(shí)體的 邏輯結(jié)構(gòu) 和 _邏輯功能 ，它由VHDL語句構(gòu)成，是外界看不到的部分。27 VHDL的普通標(biāo)識(shí)符（或稱“短標(biāo)識(shí)符”）必須以 字母開頭 ，后跟若干字母、數(shù)字或單個(gè)下劃線構(gòu)成，且不能以 下劃線 結(jié)束。 28 在VHDL中最常用的庫是 IEEE 標(biāo)準(zhǔn)庫，最常用的程序包是_ （STD_LOGIC_1164）_。29 在VHDL的端口聲明語句中，端口方向關(guān)鍵字包括_ IN _、_OUT _、_INOUT _和 _BUFFER 。30 在VHDL程序中，單個(gè)字符要

7、用 單引號(hào) 括起來，字符串要用 雙引號(hào) 括起來。31 VHDL的數(shù)據(jù)對(duì)象包括 變量 、 常量 和 信號(hào) ，它們是用來存放各種類型數(shù)據(jù)的容器。32 常數(shù)是程序中 恒定不變 的值，一般在 程序前部 聲明，在VHDL中用 CONSTANT_ 語句定義。33 VHDL的變量(VARIABLE)是一個(gè) 局部量 ，只能在進(jìn)程、函數(shù)和過程中聲明和使用。34 VHDL的信號(hào)(SIGNAL)是一種數(shù)值容器，不僅可以容納 當(dāng)前值 ，也可以保持 歷史值 。35 VHDL的操作符包括_邏輯操作符_（Logic Operator）_、_關(guān)系操作符（Relational Operator）_、_算術(shù)操作符（Arithme

8、tic Operator）_和_ 符號(hào)操作符（Sign Operator） 。36 在VHDL中，預(yù)定義的 屬性標(biāo)識(shí)符 可用于檢出時(shí)鐘邊沿、完成定時(shí)檢查、獲得未約束的數(shù)據(jù)類型的范圍等。37 HDL的基本描述語句包括_ 順序語句（Sequential Statements）_和 并行語句（Concurrent Statements）_。38 VHDL的順序語句只能出現(xiàn)在 進(jìn)程（PROCESS） 、 過程_(PROCEDURE)_和 函數(shù)(FUNCTION)_中，是按程序書寫的順序自上而下、一條一條地執(zhí)行。39 VHDL的PROCESS語句是由 順序語句 組成的，但其本身卻是 并行語句 。40 V

9、HDL的并行信號(hào)賦值語句的賦值目標(biāo)必須都是_信號(hào)_。41 VHDL的子程序有_過程（PROCEDURE）_和_函數(shù)(FUNCTION)_兩種類型。42 元件例化是將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體或設(shè)計(jì)模塊作為一個(gè)_元件_，連接到當(dāng)前設(shè)計(jì)實(shí)體或設(shè)計(jì)模塊中一個(gè)指定的_端口_。43 VHDL的程序包是用VHDL語言編寫的，其源程序也需要以_vhd_文件類型保存。44 元件例化時(shí)端口映射方式分為_位置_映射法、_ 名稱_映射法和_ 混合_映射法3種。45 注釋VHDL設(shè)計(jì)實(shí)體：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； - 庫、程序包 聲明ENTITY H_ADDER I

10、SPORT(A，B：IN STD_LOGIC；SO ，CO：OUT STD_LOGIC)； - 實(shí)體 聲明END ENTITY H_ADDER； ARCHITECTURE ART2 OF H_ADDER IS - 結(jié)構(gòu)體 聲明BEGINSO<=(A OR B) AND (A NAND B)； CO<=NOT (A NAND B)；END ARCHITECTURE ART2；46 在Quartus II環(huán)境下，要通過執(zhí)行File菜單下的 Create Update / Create Symbol Files for Current File 命令產(chǎn)生元件符號(hào)。47 按結(jié)構(gòu)特點(diǎn)和編程工

11、藝的不同，大規(guī)模、高密度PLD器件可分為 CPLD 和 FPGA 兩大類。48 采用SRAM結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息 不保存（消失） 。49 在世界上為數(shù)眾多的EDA生產(chǎn)廠商中最大的三家是 ALTERA 、_ XILINX _和 _Lattice 。二、單選題1 關(guān)于EDA技術(shù)的設(shè)計(jì)流程，下列順序正確的是 ( A )A 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試B 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試；C 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測試2 對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行

12、數(shù)字電路系統(tǒng)設(shè)計(jì)，下面說法是不正確的（C）A 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C 原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述；D 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。3 下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（C）A CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬CPLD結(jié)構(gòu)；4 Quartus II的設(shè)計(jì)文件不能直接保存在（ B ）。A 系統(tǒng)默認(rèn)路徑 B 硬盤根

13、目錄 C 項(xiàng)目文件夾 D 用戶自定義工程目錄5 執(zhí)行Quartus II的（ A ）命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。A Create Update / Create Symbol Files for Current File B Simulator C Compiler D Timing Analyzer6 在下列器件中，不屬于PLD的器件是（C ）。A PROM B PAL C SRAM D PLA7 在PLD中陳列圖如下所示，其邏輯表達(dá)式為（B）F=A+B+CF=A+CF=A·CF=A·B·C·D8 使用Quartus II工具軟件建立仿真文件

14、，應(yīng)采用（D）方式圖形編輯文本編輯符號(hào)編輯波形編輯9 建立設(shè)計(jì)項(xiàng)目的菜單是（C）“File”®“New ”“Project”®“New Project Wizard”“File”®“New Project Wizard”10 在plus工具軟件中，包括門電路、觸發(fā)器、電源、輸入、輸出等元件的元件庫是（C）文件夾maxplus2max2libmf Bquartuslibrarymega_lpmCquartuslibraryprimitives Dmyedamygdf11 在Quartus II工具軟件中，完成編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)

15、表提取和編程文件匯編等打操作，并檢查設(shè)計(jì)文件是否正確的過程稱為（B）編輯編譯綜合編程12 在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（D）仿真編譯綜合被高層次電路設(shè)計(jì)調(diào)用13 仿真是對(duì)電路設(shè)計(jì)的一種（B）檢測方法直接的間接的同步的異步的14 執(zhí)行Quartus II的（B）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真Create Default Symbol BStart SimulationCompiler DTiming Analyzer 15 Quartus II的波形文件類型是（A） . vwf . gdf . vhd . v16 Quartus II的圖形

16、設(shè)計(jì)文件類型是（B） . scf . bdf . vhd . v17 Quartus II是（C）高級(jí)語言硬件描述語言EDA工具軟件綜合軟件18 使用Quartus II工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（A）方式模塊/原理圖文件文本編輯符號(hào)編輯波形編輯19 使用Quartus II的圖形編輯方式輸入的電路原理圖文件必須通過（B）才能進(jìn)行仿真驗(yàn)證編輯編譯綜合編程20 Quartus II的波形文件當(dāng)中設(shè)置仿真時(shí)間的命令是（B） AEdit/End Time B。Edit/ Time Bar C. View/End Time D. Edit/Insert Node or Bus21 一個(gè)能為VH

17、DL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為（C）設(shè)計(jì)輸入設(shè)計(jì)輸出設(shè)計(jì)實(shí)體設(shè)計(jì)結(jié)構(gòu)22 VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)（D），成為系統(tǒng)的一部分輸入輸出仿真調(diào)用23 VHDL常用的庫是（A）標(biāo)準(zhǔn)庫IEEE BSTD WORK PACKAGE24 在VHDL的端口聲明語句中，用（A）聲明端口為輸入方向IN BOUT INOUT BUFFER25 在VHDL的端口聲明語句中，用（B）聲明端口為輸出方向IN BOUT INOUT BUFFER26 在VHDL的端口聲明語句中，用（C）聲明端口為雙向方向IN BOUT INOUT BUFFER27 在VHDL的端口聲明語句中，

18、用（D）聲明端口為具有讀功能的輸出方向IN BOUT INOUT BUFFER28 在VHDL標(biāo)識(shí)符命名規(guī)則中，以（A）開頭的標(biāo)識(shí)符是正確的字母數(shù)字漢字下劃線29 在下列標(biāo)識(shí)符中，（ C ）是VHDL合法標(biāo)識(shí)符4h_adde Bh_adde4_ h_adder_4 _h_adde30 在下列標(biāo)識(shí)符中，（ A ）是VHDL錯(cuò)誤的標(biāo)識(shí)符4h_adde Bh_adde4 h_adder_4 h_adde31 在VHDL中，（D）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元信號(hào)常量數(shù)據(jù)變量32 在VHDL中，（D）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為信號(hào)常量數(shù)據(jù)變量33 在VHDL中，（A）的數(shù)據(jù)傳輸

19、不是立即發(fā)生的，目標(biāo)信號(hào)的賦值是需要一定延時(shí)時(shí)間信號(hào)常量數(shù)據(jù)變量34 VHDL程序中的中間信號(hào)必須在_中定義，變量必須在_中定義（ B ）實(shí)體 進(jìn)程 B結(jié)構(gòu)體 進(jìn)程 進(jìn)程 進(jìn)程 結(jié)構(gòu)體 結(jié)構(gòu)體35 在VHDL中，目標(biāo)變量的賦值符號(hào)是（C）：36 在VHDL中，目標(biāo)信號(hào)的賦值符號(hào)是（D）：37 在VHDL中，用語句（B）表示檢測clock的上升沿clockEVENT BclockEVENT AND clock=1Cclock=1 DclockEVENT AND clock=038 在VHDL中，用語句（D）表示檢測clock的下降沿clockEVENT BclockEVENT AND clock

20、=1Cclock=1 DclockEVENT AND clock=039 在VHDL中，IF語句中至少應(yīng)有個(gè)條件句，條件句必須由（C）表達(dá)式構(gòu)成BIT BSTD_LOGIC CBOOLEAN 任意40 在VHDL的CASE語句中，條件句中的“”不是操作符，它只相當(dāng)于（B）的作用AIF BTHEN AND OR41 在VHDL的FOR_LOOP語句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOO語句的局部變量，（B）事先聲明必須不必其類型要其屬性要42 在VHDL中，語句“FOR n IN 0 TO 7 LOOP”定義循環(huán)次數(shù)為（A）次43 在VHDL中，含WAIT語句進(jìn)程PROCESS的括弧中后（B）加

21、敏感信號(hào)，否則是非法的可以不能任意只能44 在VHDL的并行語句之前，可以用（C）來傳送往來信息變量變量和信號(hào)信號(hào)常量45 在VHDL中，PROCESS結(jié)構(gòu)是由（A）語句組成的順序順序和并行并行任何46 在VHDL的進(jìn)程語句格式中，敏感信號(hào)表列出的應(yīng)當(dāng)是設(shè)計(jì)電路的（A）信號(hào)輸入輸入和輸出輸出時(shí)鐘47 在VHDL中，條件信號(hào)賦值語句WHEN_ELSE屬于（C）語句并行兼順序順序并行任意48 在元件例化（COMPONENT）語句中，用（D）符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號(hào)名與PORT MAP（）中的信號(hào)名關(guān)聯(lián)起來：49 VHDL的WORK庫是用戶設(shè)計(jì)的現(xiàn)行工作庫，用于存放（A）用戶

22、自己設(shè)計(jì)的工程項(xiàng)目公共程序共享數(shù)據(jù)圖形文件50 在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在（D）中設(shè)計(jì)實(shí)體程序庫結(jié)構(gòu)體程序包51 把上邊的英文縮略語和下邊的中文意思對(duì)應(yīng)起來。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM （7）ISP （8）VHDL （9）BST （10）IEEE a片上系統(tǒng) b復(fù)雜可編程邏輯器件c現(xiàn)場可編程門陣列 d靜態(tài)隨機(jī)存取存儲(chǔ)器e在系統(tǒng)可編程 f超高速硬件描述語言g邊界掃描測試技術(shù) h美國電子工程師協(xié)會(huì)i電子設(shè)計(jì)自動(dòng)化 j專用集成電52 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_

23、A_。A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路53 完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_B_。A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路54 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_C_。A按順序完成； B比變量更快完成；C在進(jìn)程的最后完成； D都不對(duì)。55 一個(gè)項(xiàng)目的輸入輸出端口是定義在       A  。A. 實(shí)體中          B. 結(jié)構(gòu)體中  &

24、#160;C. 任何位置      D. 進(jìn)程體   56. 描述項(xiàng)目具有邏輯功能的是      B  。A. 實(shí)體             B. 結(jié)構(gòu)體   C. 配置             D. 進(jìn)程&#

25、160;  57. 關(guān)鍵字ARCHITECTURE定義的是    A     。A. 結(jié)構(gòu)體          B. 進(jìn)程   C. 實(shí)體             D. 配置   58. Quartus II中編譯VHDL源程序時(shí)要求 &#

26、160;  C     。A. 文件名和實(shí)體可以不同名          B. 文件名和實(shí)體名無關(guān)   C. 文件名和實(shí)體名要相同             D. 不確定   59. 1987標(biāo)準(zhǔn)的VHDL語言對(duì)大小寫是      

27、  D 。 A. 敏感的          B. 只能用小寫   C. 只能用大寫          D. 不敏感60. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是    A     。 A. 必須以英文字母開頭      

28、60;          B. 可以使用漢字開頭   C. 可以使用數(shù)字開頭             D. 任何字符都可以   61. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是     A    。 A. a_2_3    &

29、#160;              B. a_2    C. 2_2_a                   D. 2a   62. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是   C  

30、60;   。 A. a_1_in                  B. a_in_2    C. 2_a                      D. asd_1 

31、63. 變量和信號(hào)的描述正確的是    A     。 A. 變量賦值號(hào)是:=   B. 信號(hào)賦值號(hào)是:=   C. 變量賦值號(hào)是<=   D. 二者沒有區(qū)別   64. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是    B     。 A. 4.2        

32、;        B. 3    C. 1                  D. “11011”   65. 下面數(shù)據(jù)中屬于位矢量的是    D     。A. 4.2      

33、;          B. 3    C. 1                  D. “11011”66 可以不必聲明而直接引用的數(shù)據(jù)類型是    C     。 A. STD_LOGIC    &

34、#160;          B. STD_LOGIC_VECTOR   C. BIT                             D. 前面三個(gè)答案都是錯(cuò)誤的   6

35、7. STD_LOGIG_1164中定義的高阻是字符   D      。A. X                         B. x    C. z         

36、60;                D. Z   68. STD_LOGIG_1164中字符H定義的是        A 。 A. 弱信號(hào)1              B. 弱信號(hào)0  &

37、#160; C. 沒有這個(gè)定義      D. 初始值  69. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是  C       。 A. 邏輯運(yùn)算的優(yōu)先級(jí)最高      B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高   C. 邏輯運(yùn)算的優(yōu)先級(jí)最低      D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低70. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是   &#

38、160; A    。  A. NOT的優(yōu)先級(jí)最高            B. AND和NOT屬于同一個(gè)優(yōu)先級(jí)   C. NOT的優(yōu)先級(jí)最低            D. 前面的說法都是錯(cuò)誤的   71. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是  D &#

39、160;     。 A. 括號(hào)不能改變優(yōu)先級(jí)          B. 不能使用括號(hào)   C. 括號(hào)的優(yōu)先級(jí)最低             D. 括號(hào)可以改變優(yōu)先級(jí)   72. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是   

40、;     B 。A. 0            B. 1            C. 2                D. 不確定   73. 不屬于順序語句的是 &

41、#160; C      。 A. IF語句                       B. LOOP語句    C. PROCESS語句           D. CASE語句 

42、0; 74. EDA的中文含義是        A 。 A. 電子設(shè)計(jì)自動(dòng)化                 B. 計(jì)算機(jī)輔助計(jì)算   C. 計(jì)算機(jī)輔助教學(xué)              

43、60;  D. 計(jì)算機(jī)輔助制造   75 可編程邏輯器件的英文簡稱是      D  。  A. FPGA                   B. PLA   C. PAL         

44、0;           D. PLD   76. 現(xiàn)場可編程門陣列的英文簡稱是     A    。A. FPGA                   B. PLA    C. PAL&#

45、160;                    D. PLD   77. 在EDA中，ISP的中文含義是     B    。A. 網(wǎng)絡(luò)供應(yīng)商          B. 在系統(tǒng)編程   C. 沒有特定意

46、義      D. 使用編程器燒寫PLD芯片   78. 在EDA中，IP的中文含義是      D   。  A. 網(wǎng)絡(luò)供應(yīng)商          B. 在系統(tǒng)編程    C. 沒有特定意義      D. 知識(shí)產(chǎn)權(quán)核79. EPF10K30TC144-4具有多少個(gè)管腳 

47、0;      A  。A. 144個(gè)                  B. 84個(gè)   C. 15個(gè)                   D. 不確定

48、60;  80. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是   A      。 A. 0                  B. 1            C. 2 &

49、#160;                D. 不確定   81. Quartus II是哪個(gè)公司的軟件    A     。 A. ALTERA        B. ATMEL    C. LATTICE   

50、60; D. XILINX   82. 在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是   D      。   A.if clkevent and clk = 1 thenB.if rising_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then83. VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫： 

51、60; D      。 A.IEEE庫            B.VITAL庫 C.STD庫             D.WORK工作庫84. 下列語句中，不屬于并行語句的是：B         。 

52、0; A.進(jìn)程語句          B.CASE語句 C.元件例化語句      D.WHENELSE語句85. 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為   B      。A.仿真器       B.綜合器       

53、 C.適配器        D.下載器       86下面哪一條命令是Quartus II軟件中引腳鎖定的命令 B        。A file>set project to current file    BAssignments> Assignments EditorC assign>pin/location chip

54、60;          D file>create  default symbol 87. 下列關(guān)于信號(hào)的說法不正確的是 D         。A . 信號(hào)代表物理設(shè)計(jì)中的某一條硬件連接線。 B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。D. 在進(jìn)程和子程序中不但能使用信號(hào)，而且能說明信號(hào)。88. 下面哪一個(gè)可以用作

55、VHDL中的合法的實(shí)體名     D    。A. OR                   B. VARIABLE               C.  SIGNAL   

56、;      D.  OUT189. 下列關(guān)于變量的說法正確的是     A    。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名<= 表達(dá)式。 90. 下列關(guān)于CASE語句的說法不正確的是     B   

57、; 。A. 條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍內(nèi)。B. CASE語句中必須要有WHEN OTHERS=>NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)  。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。91.在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是   D      。 A. 綜合        

58、;             B. 編譯                       C. 仿真              

59、;  D.被高層次電路設(shè)計(jì)調(diào)用 92VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述     B  。A器件外部特性B器件的內(nèi)部功能C器件的綜合約束E 器件外部特性與內(nèi)部功能 93下列標(biāo)識(shí)符中，B         是不合法的標(biāo)識(shí)符。A. State0       B. 9moon    C. N

60、ot_Ack_0        D. signall 94在VHDL中，IF語句中至少應(yīng)有1個(gè)條件句，條件句必須由 C      表達(dá)式構(gòu)成。A. BIT      B. STD_LOGIC    C. BOOLEAN      D. INTEGER 95. 在VHDL中    D

61、0; 不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。A. 信號(hào)     B. 常量     C. 數(shù)據(jù)     D. 變量 96.在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用 C       符號(hào)。A. =：      B. =    C. ：=       D. <=&#

62、160;97.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)    B  A. 設(shè)計(jì)實(shí)體     B. 結(jié)構(gòu)體   C. 輸入         D. 輸出  98. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 B     表示的。A 小寫字母和數(shù)字      &

63、#160;  B. 大寫字母數(shù)字   C.  大或小寫字母和數(shù)字 D.  全部是數(shù)字  99. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有  C       種邏輯值。A 2                      &#

64、160;  B. 3             C. 9                             D.  8  100. 下列狀態(tài)機(jī)的狀態(tài)編碼，_A_方式有

65、“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。A狀態(tài)位直接輸出型編碼 B一位熱碼編碼 C順序編碼 D格雷編碼三、簡答題1、下圖為PROM的PLD陣列圖，試寫出輸出F1和F0表達(dá)式。 解2、試簡述CPLD和FPGA的結(jié)構(gòu)。答：CPLD：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成，即乘積項(xiàng)結(jié)構(gòu)。該結(jié)構(gòu)來自于典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。FPGA：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計(jì)型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲(chǔ)器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過查找表可實(shí)現(xiàn)邏輯函數(shù)功能

66、。用SRAM工藝。四、應(yīng)用題知識(shí)模塊一1. 分析下面的源程序，說明設(shè)計(jì)電路的功能（1）VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STE_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 IS PORT ( s2, s1, s0: IN STD_LOGIC; d3, d2, d1, d0: IN STD_LOGIC; d7, d6, d5, d4: IN STD_LOGIC; Y: OUT STD_ULOGIC);END LX3_1;ARCHITECTURE one OF LX3_1 IS SIGNAL s:

67、STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN s<=s2&s1&s0; y<=d0 WHEN s=”000”ELSE d1 WHEN s=”001” ELSE d2 WHEN s=”010” ELSE d3 WHEN s=”011” ELSE d4 WHEN s=”100” ELSE d5 WHEN s=”101” ELSE d6 WHEN s=”110” ELSE d7;END one;解：該源程序設(shè)計(jì)的是8選1數(shù)據(jù)選擇器，d7d0是數(shù)據(jù)輸入端，s2、s1和s0是控制輸入端，Y是數(shù)據(jù)輸出端。當(dāng)s2 s1 s0=000時(shí)，do數(shù)據(jù)被選中，輸

68、出y=do;當(dāng)s2 s1 s0=001時(shí)，d1數(shù)據(jù)被選中，輸出y=d1;依此類推。2. 分析下面的VHDL源程序，說明設(shè)計(jì)電路的功能。（1）VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 IS PORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B: IN STD_LOGIC_VECTOR(3 DOWNTO 0); GT,LT,EQ: OUT STD_LOGIC); END LX3_2;ARCHITECTURE one OF

69、LX3_2 IS BEGIN PROCESS( a, b) BGEIN GT<=0; LT<=0; EQ<=0; IF A>B THEN GT<=1; ELSIF A<B THEN LT<=1; ELSE EQ<=1; END IF; END PROCESS;END one;解：該源程序設(shè)計(jì)的是4位二進(jìn)制數(shù)據(jù)比較器電路。A3.0和B3.0是兩個(gè)4位二進(jìn)制數(shù)輸入，當(dāng)A3.0>B3.0時(shí)，大于輸出端GT=1;當(dāng)A3.0<B3.0時(shí)，小于輸出端LT=1;當(dāng)A3.0=B3.0時(shí)，等于輸出端EQ=1。3. 分析下面的源程序，說明設(shè)計(jì)電路的功能。

70、（1）VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LX3_3 IS PORT (ABIN: IN STD_LOGIC_VECTOR( 7 DOWNTO 0); DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_3;ARCHITECTURE one OF LX3_3 IS BEGIN PROCESS(ABIN, DIN)BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)<=DIN(I) A

71、ND ABIN(I); END LOOP; END PROCESS;END one;解：該VHDL源程序設(shè)計(jì)二輸入端的8與門電路。8個(gè)與門的輸入端為ABIN7ABIN0和DIN7DIN0，輸出為DOUT7DOUT0。該電路可作為8位數(shù)據(jù)并行開關(guān)，ABIN是數(shù)據(jù)輸入，DIN是數(shù)據(jù)開關(guān)，當(dāng)DIN=1時(shí)，輸出DOUT=ABIN,當(dāng)DIN=0時(shí)，開關(guān)斷開，DOUT=0。4. 畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：（1）ENTITY buf3s IS - 實(shí)體1： 三態(tài)緩沖器PORT (din : IN STD_LOGIC ; - 輸入端ena : IN STD_LOGIC ; - 使能端dout : OUT STD_LOGIC ) ; - 輸出端END buf3x;（2）ENTITY mux21 IS -實(shí)體2： 2選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;out : OUT