微機(jī)原理及接口技術(shù)第5章存儲(chǔ)器01

1、1微機(jī)原理及接口技術(shù)第5章 存儲(chǔ)器5.1 概述概述2回顧：n微型計(jì)算機(jī)的硬件組成n存儲(chǔ)器在微機(jī)系統(tǒng)中的功能和作用5.1 概述概述3一、存儲(chǔ)器的分類5.1 概述概述按按位置位置內(nèi)存內(nèi)存外存外存按構(gòu)成按構(gòu)成材料材料半導(dǎo)體半導(dǎo)體磁磁激光激光按按工作方式工作方式讀寫(xiě)存儲(chǔ)器讀寫(xiě)存儲(chǔ)器（RAM）只讀存儲(chǔ)器只讀存儲(chǔ)器（ROM）雙極型雙極型金屬氧化物金屬氧化物（MOS）靜態(tài)：雙穩(wěn)態(tài)元件靜態(tài)：雙穩(wěn)態(tài)元件動(dòng)態(tài)：電容動(dòng)態(tài)：電容掩模工藝掩模工藝ROM可一次編程可一次編程ROM（PROM）可擦寫(xiě)的可擦寫(xiě)的PROM（EPROM）4二、主要性能指標(biāo)：容量容量速度：存取時(shí)間速度：存取時(shí)間成本：價(jià)格成本：價(jià)格兼顧以上三方面指標(biāo)

2、兼顧以上三方面指標(biāo) 三極存儲(chǔ)結(jié)構(gòu)：三極存儲(chǔ)結(jié)構(gòu)：高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器、主存儲(chǔ)器主存儲(chǔ)器、輔助存儲(chǔ)器輔助存儲(chǔ)器整體效果：整體效果：速度速度 成本成本 容量容量5.1 概述概述可靠性、功耗可靠性、功耗 已不成問(wèn)題已不成問(wèn)題5微機(jī)原理及接口技術(shù)第5章 存儲(chǔ)器5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM）6nSRAMnDRAM本節(jié)內(nèi)容：5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM）76264芯片：芯片：8K8bitn 引線引線n A12A0n D0D7n CS1、CS2n OE1. WE5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）決定存儲(chǔ)單元的決定存儲(chǔ)單元的容量容量，一般，

3、一般1K256M 地址總線數(shù)：地址總線數(shù)：1028決定存儲(chǔ)單元的決定存儲(chǔ)單元的寬度寬度（位數(shù)，（位數(shù)，bit）片選片選 地址譯碼地址譯碼輸出允許（讀）輸出允許（讀）寫(xiě)允許寫(xiě)允許8n 工作過(guò)程（時(shí)序）工作過(guò)程（時(shí)序）P145n 寫(xiě)時(shí)序?qū)憰r(shí)序地址地址 片選片選 數(shù)據(jù)數(shù)據(jù) 寫(xiě)信號(hào)寫(xiě)信號(hào) 撤寫(xiě)信號(hào)撤寫(xiě)信號(hào) 撤其它信號(hào)撤其它信號(hào)n 讀時(shí)序讀時(shí)序地址地址 片選片選 讀信號(hào)讀信號(hào) 數(shù)據(jù)有效數(shù)據(jù)有效 撤讀信號(hào)撤讀信號(hào) 撤其它信號(hào)撤其它信號(hào)5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）9n 連接使用連接使用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）

4、n 全地址譯碼：全地址譯碼：高位地址譯碼高位地址譯碼片選；片選；MEMR讀；讀；MEMW寫(xiě)寫(xiě)n 部分地址譯碼：部分地址譯碼：以以浪費(fèi)內(nèi)存空間浪費(fèi)內(nèi)存空間換得換得簡(jiǎn)單譯碼簡(jiǎn)單譯碼。10n 連接使用連接使用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）n 譯碼電路的選擇譯碼電路的選擇l利用譯碼芯片利用譯碼芯片74LS138：3-8譯碼器譯碼器74LS154：4-16譯碼器譯碼器l利用數(shù)字比較器芯片利用數(shù)字比較器芯片74LS688l利用利用PROM譯碼器譯碼器l利用利用PLD11n 連接使用連接使用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRA

5、M）n SRAM連接舉例連接舉例l存儲(chǔ)器存儲(chǔ)器 SRAM 6116與與 8088 的的 8 位總線連接位總線連接2K8bitP148lSRAM 6116 與與 8086 的的 16 位總線連接位總線連接 P149A0選偶地址選偶地址BHE選奇地址選奇地址A1A11 A0A10（RAM地址）地址）D0D7、D8D15與譯碼輸出共同選擇某一片與譯碼輸出共同選擇某一片RAMD0 D7A0A1A10R/WOED0D7A0A1MEMWMEMR8088系統(tǒng)BUSA106116D0 D7A0A1A10R/WOED0D7A0A1MEMWMEMRA106116&A19A18A17A16A15A14A13A12A

6、11&GG2AG2BCBALS138Y1CSY0CS存儲(chǔ)器的存儲(chǔ)器的字?jǐn)U充字?jǐn)U充：n地址線并聯(lián)地址線并聯(lián)n數(shù)據(jù)線并聯(lián)數(shù)據(jù)線并聯(lián)nOE并并 MEMRWE并并 MEMW CS 地址譯碼器（高位地址譯碼器（高位地址譯碼）的不同輸出地址譯碼）的不同輸出（2K8） 2片片 4K8若要加板內(nèi)總線驅(qū)動(dòng)，若要加板內(nèi)總線驅(qū)動(dòng)，如何設(shè)計(jì)？如何設(shè)計(jì)？7C內(nèi)存板內(nèi)存板D0 D7A0 A10WEOED0 D7A1 A11MEMRMEMW6116CS1A0D0 D7A0 A10WEOED8 D15A1 A11MEMRMEMW6116CS1BHE&G138A19A18A17A16A15G2A Y0G2BA14A13A12C

7、BA8086 系統(tǒng)Bus存儲(chǔ)器的存儲(chǔ)器的位擴(kuò)充位擴(kuò)充：n地址線并聯(lián)地址線并聯(lián)n數(shù)據(jù)線：數(shù)據(jù)線：1號(hào)芯片號(hào)芯片 D0D72號(hào)芯片號(hào)芯片 D8D15nOE并并 MEMRWE并并 MEMW CS并聯(lián)并聯(lián) 地址譯碼地址譯碼（高位地址譯碼）（高位地址譯碼）（2K8） 2片片 2K16 bit78BHEA0譯碼輸出譯碼輸出只能對(duì)只能對(duì)偶地址偶地址進(jìn)行進(jìn)行字操作字操作以字節(jié)編址以字節(jié)編址14n 連接使用連接使用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）nSRAM連接舉例連接舉例SRAM與與CPU之間連接需要考慮的問(wèn)題：之間連接需要考慮的問(wèn)題：l CPU總線的負(fù)載能力總線的負(fù)

8、載能力SRAM MOS電路電路 直流負(fù)載小，考慮電容負(fù)載直流負(fù)載小，考慮電容負(fù)載 選容量大的芯片，可少用幾片選容量大的芯片，可少用幾片 電路連接簡(jiǎn)單電路連接簡(jiǎn)單 功耗低功耗低l CPU時(shí)序和存儲(chǔ)器的存取速度之間的配合時(shí)序和存儲(chǔ)器的存取速度之間的配合l 存儲(chǔ)器的地址分配和片選存儲(chǔ)器的地址分配和片選多片多片SRAM，如何產(chǎn)生片選，如何產(chǎn)生片選l 控制信號(hào)的連接控制信號(hào)的連接IO/M、RD、WR MEMR、MEMWREADY155.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）【例例】已知已知8088微處理器時(shí)鐘為微處理器時(shí)鐘為4.77MHz，地址延時(shí)，地址延時(shí)時(shí)間時(shí)間td

9、a110ns，存儲(chǔ)系統(tǒng)各種附加的延時(shí)時(shí)間，存儲(chǔ)系統(tǒng)各種附加的延時(shí)時(shí)間tD200ns。問(wèn)：用存取周期為。問(wèn)：用存取周期為250ns的存儲(chǔ)芯片能否的存儲(chǔ)芯片能否滿足系統(tǒng)要求？滿足系統(tǒng)要求？t(R,W) tda tD 3T t(R,W) 3T tda tD3210200110320ns為存儲(chǔ)器提供的存取時(shí)間為存儲(chǔ)器提供的存取時(shí)間存儲(chǔ)器要求的存取時(shí)間為存儲(chǔ)器要求的存取時(shí)間為250ns 能滿足系統(tǒng)要求能滿足系統(tǒng)要求168088 CPU 內(nèi)存讀時(shí)序T1T2T3T4CLKA19/S6A16/S3A15A8AD7AD0ALEIO/MRDDT/RDEN地址輸出地址輸出狀態(tài)輸出狀態(tài)輸出地地 址址 輸輸 出出地址輸

10、出地址輸出數(shù)據(jù)輸入數(shù)據(jù)輸入獲得數(shù)據(jù)獲得數(shù)據(jù)17n 連接使用連接使用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）n 等待的實(shí)現(xiàn)等待的實(shí)現(xiàn)存儲(chǔ)器芯片速度慢的解決辦法：存儲(chǔ)器芯片速度慢的解決辦法：n 降低降低CPU的時(shí)鐘頻率的時(shí)鐘頻率n 利用利用CPU的的Ready信號(hào)信號(hào) 插入插入TW【例例】在在8088微機(jī)系統(tǒng)中，為了與速度較慢的存儲(chǔ)器芯片微機(jī)系統(tǒng)中，為了與速度較慢的存儲(chǔ)器芯片進(jìn)行連接，需在存儲(chǔ)器讀、寫(xiě)周期插入兩個(gè)等待時(shí)進(jìn)行連接，需在存儲(chǔ)器讀、寫(xiě)周期插入兩個(gè)等待時(shí)鐘周期，設(shè)計(jì)該等待電路。鐘周期，設(shè)計(jì)該等待電路。18T1T2T3T4CLKMEMR、MEMWTwTwQ

11、1Q2Q3xxx地址、地址、ALE讀、寫(xiě)信號(hào)讀、寫(xiě)信號(hào)采樣采樣Ready采樣數(shù)據(jù)線采樣數(shù)據(jù)線19n SRAM應(yīng)用應(yīng)用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 一、靜態(tài)一、靜態(tài)RAM（SRAM）lSYPRESS公司的公司的SRAM芯片：芯片：CY7C1041256K 16 bit存取時(shí)間：存取時(shí)間：15 ns￥60l比較：比較：ISSI公司的公司的128K8 bit SRAM芯片芯片IS61C1024 12ns￥12520n 概述概述5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）nSRAM基本存儲(chǔ)單元為一個(gè)基本存儲(chǔ)單元為一個(gè)RS觸發(fā)器觸發(fā)器 狀態(tài)穩(wěn)定狀態(tài)穩(wěn)定由由6個(gè)

12、個(gè)MOS管構(gòu)成管構(gòu)成 集成度集成度、成本、成本由于工藝上的問(wèn)題，容量不大：由于工藝上的問(wèn)題，容量不大：128K8bit 12nsnDRAM由一個(gè)由一個(gè)MOS管（位于柵極上的分布電容）構(gòu)成管（位于柵極上的分布電容）構(gòu)成 容量更大，比如：容量更大，比如：64M1，1Gb優(yōu)點(diǎn)：集成度高，功耗低，單位容量?jī)r(jià)格低優(yōu)點(diǎn)：集成度高，功耗低，單位容量?jī)r(jià)格低缺點(diǎn)：速度慢，需要刷新，連接復(fù)雜缺點(diǎn)：速度慢，需要刷新，連接復(fù)雜21n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（1）引線）引線l 地址線復(fù)用：利用地址線復(fù)用：利用A

13、0A7分兩次輸入分兩次輸入 先輸入先輸入行地址行地址，再輸入再輸入列地址列地址RAS：行地址選通，兼作片選：行地址選通，兼作片選CAS：列地址選通，兼作數(shù)據(jù)輸出允許：列地址選通，兼作數(shù)據(jù)輸出允許l WE：寫(xiě)允許。：寫(xiě)允許。0：寫(xiě)；：寫(xiě)；1：讀：讀l DIN：數(shù)據(jù)輸入：數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出：數(shù)據(jù)輸出DRAM容量大，將所有地址線全部引出不太實(shí)際容量大，將所有地址線全部引出不太實(shí)際1：DOUT 高阻高阻0：DOUT 輸出數(shù)據(jù)輸出數(shù)據(jù)22n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（2）工作方式與時(shí)序）工

14、作方式與時(shí)序l 讀操作讀操作P152，圖，圖 5.12l 給行地址給行地址l RASl 給列地址給列地址l CASl 保持保持WE=1，CAS低期間數(shù)據(jù)輸出并保持低期間數(shù)據(jù)輸出并保持23n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（2）工作方式與時(shí)序）工作方式與時(shí)序l 寫(xiě)操作寫(xiě)操作P152，圖，圖 5.13：提前寫(xiě)提前寫(xiě)l 給行地址給行地址l RASl WE ，給寫(xiě)入數(shù)據(jù)，給寫(xiě)入數(shù)據(jù)l 給列地址給列地址l CASl WEl RAS、CAS ，撤數(shù)據(jù)，撤數(shù)據(jù)讀變寫(xiě)操作讀變寫(xiě)操作24n 64K1bit DR

15、AM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（2）工作方式與時(shí)序）工作方式與時(shí)序RASCASWEDIN行地址行地址列地址列地址有效寫(xiě)入數(shù)據(jù)有效寫(xiě)入數(shù)據(jù)提前寫(xiě)提前寫(xiě)25n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（2）工作方式與時(shí)序）工作方式與時(shí)序RASCASWEDIN行地址行地址列地址列地址有效寫(xiě)入數(shù)據(jù)有效寫(xiě)入數(shù)據(jù)DOUT讀出數(shù)據(jù)讀出數(shù)據(jù)讀變寫(xiě)操作讀變寫(xiě)操作26n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)

16、器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）（3）其它功能）其它功能l 讀變寫(xiě)操作（讀修改寫(xiě)操作）讀變寫(xiě)操作（讀修改寫(xiě)操作）在在RAS、CAS有效時(shí)，有效時(shí)，由由WE控制，先讀出，再寫(xiě)入?？刂疲茸x出，再寫(xiě)入。l 頁(yè)模式操作頁(yè)模式操作維持維持RAS不變，由連續(xù)的不變，由連續(xù)的CAS脈沖對(duì)不同的列地址脈沖對(duì)不同的列地址進(jìn)行鎖存，并讀出不同列的信息。進(jìn)行鎖存，并讀出不同列的信息?？蓪?shí)現(xiàn)讀、寫(xiě)、讀變寫(xiě)等操作?？蓪?shí)現(xiàn)讀、寫(xiě)、讀變寫(xiě)等操作。（RAS寬度有上限）寬度有上限）27n 64K1bit DRAM芯片芯片 Intel 2164A5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、

17、動(dòng)態(tài)RAM（DRAM）（4）刷新）刷新l DRAM必須每隔必須每隔 24ms 刷新刷新一次一次（因?yàn)樾畔⒋鎯?chǔ)在電容中）（因?yàn)樾畔⒋鎯?chǔ)在電容中）將將DRAM所存放的每一所存放的每一bit信息讀出并照原樣寫(xiě)入原信息讀出并照原樣寫(xiě)入原單元的過(guò)程。單元的過(guò)程。l 刷新由刷新由DRAM內(nèi)部特殊電路來(lái)實(shí)現(xiàn)，結(jié)合外部刷新內(nèi)部特殊電路來(lái)實(shí)現(xiàn)，結(jié)合外部刷新時(shí)序（時(shí)序（P152，圖，圖5.14），經(jīng)過(guò)），經(jīng)過(guò)128個(gè)刷新周期即可完個(gè)刷新周期即可完成整個(gè)存儲(chǔ)體的刷新。（行地址成整個(gè)存儲(chǔ)體的刷新。（行地址A7不起作用）不起作用）28n PC/XT 中中 DRAM 的連接的連接5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM）

18、二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）P153，圖，圖5.15、圖、圖5.16：DRAM控制電路的一種實(shí)現(xiàn)方法控制電路的一種實(shí)現(xiàn)方法（1）寫(xiě)）寫(xiě)/讀讀集成集成DRAM控制器控制器用小規(guī)模集成電路定時(shí)器用小規(guī)模集成電路定時(shí)器 DMA控制器控制器29圖圖5.15、圖、圖5.16：DRAM控制電路的一種實(shí)現(xiàn)方法控制電路的一種實(shí)現(xiàn)方法（1）寫(xiě)）寫(xiě)/讀讀MEMW、MEMR有有 效效 數(shù)數(shù) 據(jù)據(jù)A15A0RASx 允許允許AddrSelCASx 允許允許D7D0100ns60ns 給行地址給行地址（A7A0） 給列地址給列地址（A15A8）1：CPU正常工作正常工作0：DMADACK0 信號(hào)信號(hào)3132圖圖5

19、.15、圖、圖5.16：DRAM控制電路的一種實(shí)現(xiàn)方法控制電路的一種實(shí)現(xiàn)方法（2）刷新）刷新DACK“0”CASx“1”RASx 由由 控制控制讀讀“行地址行地址”，刷新一行。，刷新一行。33n DRAM 在在PC中的應(yīng)用中的應(yīng)用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）l 快速頁(yè)模式快速頁(yè)模式DRAM保持行地址不變而只改變列地址，可實(shí)現(xiàn)更快保持行地址不變而只改變列地址，可實(shí)現(xiàn)更快的訪問(wèn)。的訪問(wèn)?？焖夙?yè)模式快速頁(yè)模式Fast Page Mode（FPM）突發(fā)模式訪問(wèn)突發(fā)模式訪問(wèn)（486及以后的處理器）：在建立行和列及以后的處理器）：在建立行和列地址之后，使用突

20、發(fā)模式，可訪問(wèn)后面地址之后，使用突發(fā)模式，可訪問(wèn)后面3個(gè)相鄰地址，個(gè)相鄰地址，而不需要額外的而不需要額外的延遲延遲或等待狀態(tài)?；虻却隣顟B(tài)。DRAM突發(fā)模式訪問(wèn)的表示：突發(fā)模式訪問(wèn)的表示：x-y-y-y60ns DRAM：5-3-3-3（66MHz，15ns時(shí)鐘周期）時(shí)鐘周期）1995年以前的年以前的486或或Pentiumlatency，選擇行列地址選擇行列地址34n DRAM 在在PC中的應(yīng)用中的應(yīng)用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）l EDO RAM：FPM的改進(jìn)，的改進(jìn)，“超頁(yè)模式超頁(yè)模式”擴(kuò)展數(shù)據(jù)輸出（擴(kuò)展數(shù)據(jù)輸出（ Extended Data

21、 Out ）當(dāng)內(nèi)存控制器刪除列地址開(kāi)始下一周期時(shí)，芯當(dāng)內(nèi)存控制器刪除列地址開(kāi)始下一周期時(shí)，芯片數(shù)據(jù)輸出仍未關(guān)閉片數(shù)據(jù)輸出仍未關(guān)閉 允許下一周期與前一周允許下一周期與前一周期重疊期重疊 每周期節(jié)省每周期節(jié)省10ns。l突發(fā)模式周期：突發(fā)模式周期：5-2-2-2（60ns DRAM，66MHz，15ns時(shí)鐘周期）時(shí)鐘周期）l需要主板芯片組支持需要主板芯片組支持l1998年年SDRAM出現(xiàn)以前出現(xiàn)以前35n DRAM 在在PC中的應(yīng)用中的應(yīng)用5.2 讀寫(xiě)存儲(chǔ)器（讀寫(xiě)存儲(chǔ)器（RAM） 二、動(dòng)態(tài)二、動(dòng)態(tài)RAM（DRAM）l SDRAM： 同步同步DRAM，Synchronous DRAM信號(hào)與主板時(shí)鐘同步信號(hào)與主板時(shí)鐘同步l突發(fā)模式周期：突發(fā)模式周期：5-1-1-1（133MHz，7.5ns時(shí)時(shí)鐘周期）鐘周期）l需要主板芯片組支持需要主板芯片組支持lPC66、PC100、PC133規(guī)范規(guī)范l1998年年2001年年36n DRAM 在在PC中的應(yīng)用中的應(yīng)用5.2 讀寫(xiě)存儲(chǔ)器（