高效除法器verilog實(shí)現(xiàn)

1、西北工業(yè)大學(xué)«FPGA技術(shù)實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告二（高效除法器）學(xué)院：軟件與微電子學(xué)院學(xué)號(hào)：姓名：專業(yè)：微電子學(xué)實(shí)驗(yàn)時(shí)間：2011.10.12實(shí)驗(yàn)地點(diǎn)：毅字樓335指導(dǎo)教師：王少熙西北工業(yè)大學(xué)2010年10月一、實(shí)驗(yàn)?zāi)康募耙髮?shí)驗(yàn)?zāi)康模?.進(jìn)一步了解熟悉verilog語(yǔ)句語(yǔ)法掌握條件語(yǔ)句在簡(jiǎn)單建模中的應(yīng)用，學(xué)會(huì)建模仿真綜合.2 .熟練運(yùn)用modelsim進(jìn)行調(diào)試模擬仿真.3 .初步學(xué)會(huì)運(yùn)用綜合工具進(jìn)行綜合，熟悉synplify.實(shí)驗(yàn)要求：用verilog實(shí)現(xiàn)一個(gè)被除數(shù)為8位，除數(shù)為4位的高效除法器.二、實(shí)驗(yàn)設(shè)備（環(huán)境）及要求ModelSimSE6.2b及SynplifyPro9.6.2三、實(shí)驗(yàn)

2、內(nèi)容與步驟1 .實(shí)驗(yàn)總體設(shè)計(jì)思路由于只有加法器，除法在計(jì)算機(jī)中是通過(guò)部分余數(shù)左移加除數(shù)補(bǔ)碼或0實(shí)現(xiàn),我們由此可以得到啟示，也按照如此的思路進(jìn)行.整體思路是先將八位（本來(lái)余數(shù)是四位的但是我們這里的余數(shù)不僅僅充當(dāng)余數(shù)，還當(dāng)中間變量把被除數(shù)從最高位一位一位的移到余數(shù)里）余數(shù)清零，然后把被除數(shù)的最高位拼接到余數(shù)后面，此時(shí)余數(shù)與除數(shù)比較，若余數(shù)大于除數(shù)，則把他們倆的差作為新的余數(shù)，且把對(duì)應(yīng)的商值為記1;若余數(shù)小于除數(shù)，則把對(duì)應(yīng)位的商值記0;進(jìn)行下一步之前把被除數(shù)的第二高位繼續(xù)拼接到余數(shù)后面，如此進(jìn)行，循環(huán)八次即可.最后結(jié)果是得到商和余數(shù)的形式.其算法流圖如下所示：Start為了能清楚的展示以上算法我們看

3、下面例子：為了簡(jiǎn)單期間我們假設(shè)被除數(shù)(did)是4位，除數(shù)(dis)是2位，商(quo)是4位,余數(shù)(rem)是4位，設(shè)did=0110,dis=10,我們來(lái)看看是怎么執(zhí)行的.首先余數(shù)和商都清零，即rem=0,quo=0;把被除數(shù)的最高位0拼接到rem的最低位，此時(shí)rem=0000B,由于rem小于除數(shù)dis=10,則商quo3=0;下面進(jìn)行第二次計(jì)算，把did2拼接到rem最低位，此時(shí)rem=0001,dis=10>rem,故quo2=0;繼續(xù)計(jì)算，把did1拼接到rem最低位，此時(shí)rem=0011,dis=10<rem,故quo1=1,rem=rem-quo=0011-10=0

4、001;進(jìn)行最后一輪運(yùn)算，把did0拼接至Urem最低位，此時(shí)rem=0010,dis=10=rem,因止匕quo0=1,rem=rem-dis=0010-10=0000,至此我們已計(jì)算完畢商quo=0011,余數(shù)rem=0000;計(jì)算簡(jiǎn)單快速.2 .測(cè)試平臺(tái)設(shè)計(jì)模塊設(shè)計(jì)'timescale1ns/1nsmoduledivider_8_4(did,dis,quo,/Quotientrem,/Remaindererror/);parameterM=7;parameterN=3;/inputM:0did;inputN:0dis;outputM:0quo;outputM:0rem;outpu

5、terror;regM:0quo;regM:0rem;regerror;integeri;/Divident被除數(shù)/Divisor除數(shù)商余數(shù)錯(cuò)誤,如果除數(shù)為0.則error置1/被除數(shù)，余數(shù)，商的位數(shù)除數(shù)的位數(shù)整數(shù)，用于計(jì)數(shù)被除數(shù)，除數(shù)always(didordis)/beginquo=0;rem=0;/if(dis=0)error=1;/elseif(did<dis)/begin/開(kāi)始余數(shù)和商清零若除數(shù)為0則顯示錯(cuò)誤為了提高效率，在被除數(shù)小于除數(shù)時(shí)商0,余數(shù)為除數(shù)循環(huán)8次/把didi-1連接到rem后商左移一位若拼接后rem>=B數(shù)dis商值自加1新余數(shù)變?yōu)榕f余數(shù)減除數(shù)rem=d

6、is;quo=0;error=0;endelsebeginerror=0;for(i=8;i>0;i=i-1)/beginrem=remM-1:0,didi-1;quo=quo<<1;/if(rem>=dis)/beginquo=quo+1;/rem=rem-dis;/結(jié)束整數(shù)，用于控制被除數(shù)變化/整數(shù)，用于控制除數(shù)變化實(shí)例化/被除數(shù)從0到255/除數(shù)從0到15變化endendend/endmoduleTesebench如下:'timescale1ns/1nsmoduledivider_bench;reg7:0did;reg3:0dis;wire7:0quo;w

7、ire7:0rem;integeri;/integerj;divider_8_4d1(did,dis,quo,rem,error);/initialbeginfor(i=0;i<=255;i=i+1)begindid=i;for(j=0;j<=15;j=j+1)#1dis=j;endinitialbegin$monitor($time,"divident=%divisor=%dquotient=%dremainder=%d",did,dis,quo,rem);endinitialbegin#1000$finish;/1000ns時(shí)停止仿真endendmodule

8、四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理1.Modelsim仿真結(jié)果，波形圖，代碼覆蓋率圖等為了嚴(yán)謹(jǐn)，把所有的數(shù)值都測(cè)了一遍（did從0到255,dis從0到15），從modeldim仿真結(jié)果看到程序的正確性，鑒于數(shù)據(jù)較多這里只選擇幾組數(shù)據(jù)給予展示：wave-default由，/dividef_bench/dis10舊11口111112113114115/11./dk/ider_bericlVeirar0由./dividef_bench/quc0土.出所巧皿麗1。田11口卜1口213口4151口上圖中從上到下一次代表被除數(shù)，除數(shù),錯(cuò)誤，商和余數(shù)，當(dāng)被除數(shù)是4.除數(shù)分別是9,10,11,12,13,14,15時(shí)商

9、為0,余數(shù)分別9,10,11,12,13,14,15.wave-default£；/dividef_benclVdkj147147+*/dividerbench/dis0(0；1脂：3M；56I?II/divider_benchi/eriof1jj.，7divider_bench/quo0(0147173：4SI3E：2912421_I+/divider_b«rKhZrem0(0X!：013：213口I；當(dāng)被除數(shù)為147,除數(shù)分別為1,2,3,4,5,6,7時(shí)，商分別為147,73,49,36,29,24,21,余數(shù)分別為0,1,0,3,2,3,0.結(jié)果正確.DistantDesignunit。阿r皿唯曲SUITMtSimthhsSlmt郵徽Slmt%graphbzndiaur'BrandihtaBraxhn察Branch：d也W出加比也小她Mxluk嘯£自甲二Maki也南平7iiimIf9I5i盛Iu爆6imNNITIALC1而也1如如履他然由上圖可見(jiàn)代碼覆蓋率已達(dá)100%,非常好.2.綜合結(jié)果，布局布線結(jié)果，關(guān)鍵路徑，資源利用率等。由于過(guò)程簡(jiǎn)單，布局和布線基本用到很少，關(guān)鍵路徑主要在testbench中開(kāi)始賦初值的時(shí)間和除數(shù)