第1次課(下)FPGA CPLD結(jié)構(gòu)原理

1、EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程第第2 2章章 FPGA/CPLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.1 概概 述述 不論是簡單還是復(fù)雜的數(shù)字電路系統(tǒng)都由不論是簡單還是復(fù)雜的數(shù)字電路系統(tǒng)都由基本的門基本的門來構(gòu)成。來構(gòu)成。兩類數(shù)字電路：組合電路和邏輯電路兩類數(shù)字電路：組合電路和邏輯電路2.1 概概 述述 2.1.1 PLD的發(fā)展歷程的發(fā)展歷程 可編程邏輯器件可編程邏輯器件PLD（programmable logic device) ：PLD是是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對器件編程來做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對器件編程來決定決定.2.1.2 PLD分類分類 2.2 簡

2、單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.1 邏輯元件符號表示邏輯元件符號表示 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.1 邏輯元件符號表示邏輯元件符號表示 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 與與陣陣列列固固定定，或或陣陣列列可可編編程程。2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.3 PLA (可編程邏輯陣列可

3、編程邏輯陣列) 結(jié)構(gòu)原理結(jié)構(gòu)原理:2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.3 PLA結(jié)構(gòu)原理結(jié)構(gòu)原理 區(qū)別：與或陣列都是可編程的。區(qū)別：與或陣列都是可編程的。2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 PAL特點(diǎn)：與陣列可編程，或陣列固定。PLA特點(diǎn)：與或陣列都是可編程的。PROM特點(diǎn)：與陣列固定，或陣列可編程。PLD結(jié)構(gòu)2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 （1）寄存器模式）寄存器模式 2.2 簡單簡單P

4、LD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 1、組合輸出雙向口結(jié)構(gòu)、組合輸出雙向口結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 2、組合輸出結(jié)構(gòu)、組合輸出結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 1、反饋輸入結(jié)構(gòu)、反饋輸入結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 2、輸出反饋結(jié)構(gòu)、輸出反饋結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 3、輸出結(jié)構(gòu)、輸出結(jié)構(gòu) 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 1. 邏輯陣列塊

5、邏輯陣列塊LAB多個LAB（邏輯陣列塊）通過PIA（可編程連線陣）和全局總線連接在一起。2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 每個可編程三種時(shí)鐘輸入模式每個可編程三種時(shí)鐘輸入模式 （1）全局時(shí)鐘信號。）全局時(shí)鐘信號。（2）全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能。）全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能。（3）用乘積項(xiàng)實(shí)現(xiàn)一個陣列時(shí)鐘。）用乘積項(xiàng)實(shí)現(xiàn)一個陣列時(shí)鐘。 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 3. 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 4. 可編程連線陣列可編程連線陣列PIA2.3 CPLD的結(jié)構(gòu)及

6、其工作原理的結(jié)構(gòu)及其工作原理 5. I/O控制塊控制塊 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與系列器件的結(jié)構(gòu)與原理原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)

7、與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.5 硬件測試硬件測試 2.5.1 內(nèi)部邏輯測試內(nèi)

8、部邏輯測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 1. ispLSI系列器件系列器件 2. MACH

9、XO系列系列 3. MACH4000系列系列 4. LatticeSC FPGA系列系列 5. LatticeECP3 FPGA系列系列 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx公司的公司的PLD器件器件 1. Virtex-6系列系列FPGA 2. Spartan-6器件系列器件系列 3. XC9500/XC9500XL系列系列CPLD 4. Xilinx Spartan-3A系列器件系列器件 5. Xilinx的的IP核核 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera公司的公司的PLD器件器件 1. Stratix 4/6 系列系列FPGA 2. Cyclone

10、 4系列系列FPGA 3. Cyclone系列系列FPGA（低成本（低成本FPGA） 4. Cyclone II系列系列FPGA 5. Cyclone III系列系列FPGA 6. MAX系列系列CPLD 7. MAX II系列器件系列器件 8. Altera宏功能塊及宏功能塊及IP核核 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.4 Actel公司的公司的PLD器件器件 2.6.5 Altera的的FPGA配置方式配置方式2.7 CPLD/FPGA的編程與配置的編程與配置 （1）基于電可擦除存儲單元的）基于電可擦除存儲單元的EEPROM或或Flash技術(shù)。技術(shù)。（2）基于）基于SRAM查找表的編

11、程單元。查找表的編程單元。（3）基于一次性可編程反熔絲編程單元。）基于一次性可編程反熔絲編程單元。 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)編程 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)編程 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.2 FPGA配置方式配置方式 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.3 FPGA專用配置器件專用配置器件 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA 2.7 CPLD/FP

12、GA的編程與配置的編程與配置 2.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.5 使用使用CPLD配置配置FPGA 習(xí)習(xí) 題題2-1 OLMC有何功能？說明有何功能？說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。2-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？什么是基于查找表的可編程邏輯結(jié)構(gòu)？什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？什么是基于查找表的可編程邏輯結(jié)構(gòu)？2-3 FPGA系列器件中的系列器件中的EAB/M9K有何作用？有何作用？2-4 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)？與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)？2-5 解釋編程與配置這兩個概念。解釋編程與配置這兩個概念。2-6 請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積