eda課程設計交通信號燈

1、實用課程設計說明書課程設計名稱： EDA交通信號燈題目 學生姓名：專業(yè)：學號：指導教師：日期：年 月 日目錄1前言12總體方案設計22.1方案分析與選擇22.2實現方案33單元模塊設計63. 1晶體振蕩器63.2供電電路73.3LED燈輸出83. 4數碼管輸出電路84特殊器件的介紹104JCPLD器件介4. 2 FPGA器件介紹104.3 EPFIOK系列器件介紹105軟件仿真與調試115.1源代碼及說明115. 2仿真結果155.3調試176總結186.1設計收獲186.2設計改進18參考文獻19附錄一：電路原理圖201前言隨著電子技術的發(fā)展，人們的生活水平和質量不斷提高，生活設備的智能化程

2、度也 越來越高，這些都離不開電子產品的進步?，F代電子產品在性能提高、復雜度增大 的同時，價格卻一直呈下降趨勢，而且產品更新換代的步伐也越來越快，實現這種 進步的主要因素是生產制造技術和電子設計技術的發(fā)展。前者以微細加工技術為代 表，目前已進展到深亞微米階段，可以在兒平方厘米的芯片上集成數千萬個晶體管。 后者的核心就是EDA技術，EDA是指以計算機為工作平臺，融合應用電子技術、Il- 算機技術、智能化技術最新成果而研制成的電子CAD通用軟件包。特別是近年來科技的飛速發(fā)展，EDA技術的應用不斷深入，不僅帶動傳統(tǒng)控制檢測 技術日益更新，更在電子信息，通信，自動，控制及計算機應用等領域越顯重要。沒有

3、EDA技術的支持，想要完成上述超大規(guī)模集成電路的設計制造是不可想象的，反過 來，生產制造技術的不斷進步乂必將對EDA技術提出新的要求。隨著電子技術的發(fā) 展和人們對電子設計開發(fā)的難度及周期要求，EDA技術必將廣發(fā)應用于電子設計的 各個領域，因此本設計也采用了 EDA的設汁方法，其設訃的優(yōu)越性明顯高于傳統(tǒng)的 設計方法。在現代城市中，人口和汽車日益增長，市區(qū)交通也日益擁擠，人們的安全問題也 日益重要。因此，紅綠交通信號燈成為了交管部門管理交通的重要手段。那么，要想在 十字路口中做到車輛穿梭，行人熙攘，車行車道，人行人道，有條不紊，要靠什么來實 現這井然秩序呢？靠的就是交通信號燈的自動指揮系統(tǒng)。傳統(tǒng)的

4、交通信號燈控制電路 是山振蕩電路、三進制計數器、譯碼電路、顯示驅動電路和開關控制電路等電路組 成。在本課程設計中，通過EDA設計程序使十字路口的工作順序為B方向紅燈亮65秒, 前40秒A方向綠燈亮，后5秒黃燈亮，接著15秒左轉燈亮，最后5秒亮黃燈。然后A 方向紅燈亮55秒，前30秒B方向綠燈殼，后5秒黃燈亮，接著15秒左轉燈亮，最后5 秒亮黃燈，依次重復。本設計立足系統(tǒng)可靠性及穩(wěn)定性等高技術要求，采用FPGA芯片實現汽車尾燈 控制電路，其電路設計比較簡單，外圍電路少，易于控制和檢查。文案實用2總體方案設計2.1方案分析和選擇通過分析可以知道，所要設計的交通燈信號控制電路要能夠適用于十字交義路口

5、。 其示意圖如下圖所示，A方向和B方向各設紅（R）、黃（Y）、綠（G）和左拐（L）四盞 燈，四種燈按合理的順序亮滅，在跳變過程中，使得行駛的車輛有足夠的時間停下來。 還要求在A和B方向各設立一組計時顯示器將各燈亮的時間以倒計時的形式顯示出來。Rl Yl Gl LI 向l B圖2. 1 十字交義路口交通燈簡略圖要實現路口交通燈系統(tǒng)的控制方法很多，可以用標準邏輯器件、單片機和可編程 序控制器等方法。若用單片機來實現的話，其模型可以曲電源電路、單片機主控電路、 無線收發(fā)控制電路四部分組成。在電源電路中，需要用到+5v的直流穩(wěn)壓電源，無線收 發(fā)控制電路和顯示電路可有編碼芯片和數據發(fā)射模塊兩部分組成，主

6、控電路元件為 AT89C51.硬件設計完成后還要利用計算機軟件進行軟件部分設計才能夠實現相應的功 能，雖然山此設計的控制器比較穩(wěn)定，但這些控制方法的功能修改及調試都需要碩件電 路的支持。因此，在一點程度上增加了功能修改和系統(tǒng)設計與調試的困難。然而，若使用基于FPGA的設計方法則具有周期短，設計靈活，易于修改等明顯的 優(yōu)點，隨著FPGA器件、設訃語言和電子設計自動化工具的發(fā)展和改進，越來越多的電子 系統(tǒng)釆用FPGA來設計。未來，使用FPGA器件設計的產品將應用于各個領域。因此，此 次的交通信號燈控制設計選擇采用基于FPGA的設計方案來實現所需求的功能和要求。2. 2實現方案2. 2.1交通燈系統(tǒng)

7、控制框圖如圖2所示:圖21系統(tǒng)框圖2. 2. 2計數值與交通燈亮滅關系圖：設A方向的車流量較B方向大，因此設A方向紅、黃、綠、左拐燈亮時長分別為55、5、40、15秒，B方向紅、黃、綠、左拐燈亮時長分別為63、5、30、15秒，與此同時 山數碼管指示當前狀態(tài)（紅、黃、綠、左拐）的剩余時間。AG40sY5sL15s3Y5sZN3R55s -*VI1AJSPI*-c1ZIrJ,BR65sL二C560.33UF20.1UF：5.0VUlVCC3.V1117-3.3113KIVOIltIk、Cl二 C2、C：CJIOUF 門 6V0.1UFIOUF16V0.1UF217i本設計中使用到的+5V電源，可

8、用于為上拉電阻提供電圧；3. 3V電源，用于為FPGA 芯片提供工作電壓；在FPGA芯片管腳上，而VCCIo是芯片輸入輸出引腳工作電源，根 據輸入輸出的設備不同，可以接2. 5 V、3.3 V或5.0 VO三端穩(wěn)壓器輸入端接電容Ci 可以進一步濾除紋波，輸出端接電容Co可以改善負載的瞬態(tài)影響，使電路穩(wěn)定工作。3.3 LED燈輸出電路CC33T_R30DLE1111EDLR33 D2LEDZlEDLR34D3DLEr/1D4ErML圖3.3 LED燈輸出電路本電路設計由若干個LED燈來模擬十字路口紅、黃、綠、左拐燈的亮滅狀態(tài)，圖中 以Vcc3. 3V作為控制電壓當PS 口為低電平時其所在的LED

9、燈按時鐘頻率同步點亮，同 時指示汽車的安全行駛。在LED電路上串聯一個電阻，可以分壓限流對LED燈起保護作 用?？紤]到不同顏色燈的正向壓降不同，如圖中用3. 3V點亮RLED時，電阻RLED二 (3. 3-ULED) /ILED, ULED為正向壓降，ILED為通過電流，一般不允許大于20mA,可見 各LED所需的串聯電阻大小也應有所區(qū)別。3. 4數碼管輸出電路發(fā)光二極管(LED是一種山磷化鐐(GaP)等半導體材料制成的，能直接將電能轉變 成光能的發(fā)光顯示器件。當其部有一一電流通過時，它就會發(fā)光。7段數碼管一般由 圖32供電電路文案實用8個發(fā)光二極管組成，其中由7個細長的發(fā)光二極管組成數字顯示

10、，另外一個圓形的發(fā) 光二極管顯示小數點。當發(fā)光二極管導通時，相應的一個點或一個筆畫發(fā)光?？刂葡鄳?的二極管導通，就能顯示出各種字符，盡管顯示的字符形狀有些失真，能顯示的數符數 量也有限，但其控制簡單，使有也方便。此次設計采用動態(tài)顯示方法一位一位地輪流點亮各位顯示器（掃描），對于顯示器 的每一位而言，每隔一段時間點亮一次。雖然在同一時刻只有一位顯示器在工作（點亮）, 但利用人眼的視覺暫留效應和發(fā)光二極管熄滅時的余輝效應，看到的卻是多個字符同 時”顯示。顯示器亮度既與點亮時的導通電流有關，也與點亮時間和間隔時間的比例有 關。調整電流和時間參烽，可實現亮度較高較穩(wěn)定的顯示。動態(tài)顯示器的優(yōu)點是節(jié)省硬

11、件資源，成本較低，但在控制系統(tǒng)運行過程中，要保證顯示器正常顯示，CPU必須每隔 一段時間執(zhí)行一次顯示子程序，這占用了 CPU的大量時間，降低了 CPU工作效率，同時 顯示亮度較靜態(tài)顯示器低。Rll4特殊器件的介紹4. 1 CPLD器件介紹CPLD是COmPIeX PrOgrammabIe LOgiC DeViCe的縮寫，它是有最早的PLD器件發(fā)展 形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設計開發(fā)周期短、適用圍 寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、 性強、價格大眾化等特點。CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集 成電路。其

12、基本設汁方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法， 生成相應的標文件，通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到Ll標芯片中，實 現設計的數字系統(tǒng)。許多公司都開發(fā)出了 CPLD可編程邏輯器件。比較典型的就是Altera Lattice、 XiIinX世界三大權威公司的產品。如AItera公司的MAXll器件，就是其極具代表性的 一類CPLD器件，是有史以來功耗最低、成本最低的CPLDo MAX II CPLD基于突破性的 體系結構，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。AItera公司的MAX7000A系列器件是高密度、高性能的EPLD,它是基于第二代M

13、AX 結構，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結構都與 此結構非常的類似。它包括邏輯陣列塊、宏單元、擴展乘積項、可編程連線陣列和IO 控制部分。由于大多數CPLD是基于乘積項的“與或”結構，故適合設計組合邏輯電路。4. 2 FPGA器件介紹FPGA(Field-PrOgrammab 1 e Gate Array)可以達到比PLD更高的集成度，它是在 PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展起來的，具有更復雜的布線結構和邏 輯實現。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定連電路得邏輯功能來 進行編程，而FPGA是通過修改一根或多

14、根分割宏單元的基本功能塊的連線的布線來進 行編程。它一般由可嵌入式陣列塊(EAB).邏輯陣列塊(LAB)、快速互聯通道(FdSt TraCk) IO單元(IOE)組成。AItera CyCIOnell采用全銅層、低K值、1. 2伏SRAM工藝設計，裸片尺寸被盡可 能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90mn工藝技術為基礎，CyCIOne II 器件提供了 4,608到68, 416個邏輯單元(LE),并具有一整套最佳的功能，包括嵌入式 18比特xl8比特乘法器、專用外部存儲器接口電路.4kbit嵌入式存儲器塊、鎖相環(huán)(PLL) 和高速差分I/O能力。CyCIOne II器件擴展了

15、 FPGA在成本敬感性、大批量應用領域的 影響力，延續(xù)了第一代CyCIOne器件系列的成功。4.3 EPFIOK系列器件介紹FLEXIOK系列器件是工業(yè)界笫一個嵌入式FPGA,具有高密度低成本、低功耗等特點。 該系列器件有PLCC. TQFP. PQFP三種封裝形式，EPFIOKIO是一種常見的器件，其典型 門數為IOOOOno 576個邏輯單元，72個邏輯整列塊，3個嵌入式整列塊，6144個RAM, 720個寄存器,最大I/O數U 134, EPFIOKIOLC84-4中84代表管腳數。文案5軟件仿真與調試5. 1源代碼及說明LlBRARY IEEE;USE IEEE. STD_L0GIC_

16、1164. ALL;USE IEEE. STD_LOGIC_ARITH. ALL;USE IEEE. STD-LOGICeUNSIGNED. ALL;ENTlTY traffic ISPORT(elk:in StdeIOgiC;m_r_y_g:OUt Std_IOgiC-VeCtOr(2 downto O);s_r_y_g:OUt Std-logiC-VeCtOr(2 downto O)）；END traffic;ARCHlTECTURE ex OF traffic ISCOMPONENT decoder ISPORT (Jir: in St Ci_IOgiC-VeCtOr (1 down t

17、o O);m_r_y_g:OUt Std-IOgiC-VeCtOr(2 downto O);S_r_y_g:OUt Std_IOgiC_VeCtor(2 downto 0); END COMPONENT ;COMPONEXT ControI ISPORT(CIk: IN STD.LOGIC;m, s, i:IN STD.LOGIC;em, es, ei:OUT STD.LOGIC;q：OUT STD_LOGlC_VeCtOr(1 downto 0);END COMPONENT;COMPONENT CoUnt50 ISPORT(CIk: IN STD.LOGIC;em:IN STD_LOGIC;

18、m:OUT STD.LOGIC);END COMPONENT;COMPONENT CoUnt30 ISPORT(CIk: IX STD.LOGIC;es:IN STD_LOGIC;S:OUT STD.LOGIC);END COMPONENT;COMPONENT COUnt5 ISPORT(CIk:IN STD_LOGIC;ei:IN STD_LOGIC; i:OUT STD_LOGlC);END COMPONENT;SignaI tern, tei, tes, tm, ti, ts: Std-IOgiC;SignaI State:Std-IOgiC-VeCtOr(1 downto 0);BEG

19、lNu:COUnt50PORT MAP(CIk, tern, tm);ul:COUnt30PORT MAP(CIk,tes,ts);u2:COUnt5PORT MAP(CIk,tei,ti);u3:COntrOIPORT MAP(CIk, tm, ts, ti, tern, tes, tei, State);u4:decoder PORT MAP(State, m_r_y_g, s_r_y_g);END ex;5 2仿真結果通過QUdrtUSlI軟件，我們進行了仿真，其仿真波形如下圖:SimUIatjOn WaVefOrm5SinUIfttic tode：CB Me Tio Bar A 英19

20、.C25nH Prl0曰 c3 1NTm&2 IH (63fc*5MIeSJMTwSHTMT2JMTC33WTCOJ曰 IO3LW?-.MI2 11MTC&312HT (S333InMI2 15*2 16-.WTCn:丁1_JTjn403 P * 9D Z 5E0.Q nx B40 D n. 72J O Qft 030 P n 3B0.Q nxao. D nn.二 fHRBHfliS10JLrLrLrLrLrLrLrUmrLrLnrLnrLnrLrLrUmnrumrLnrLrLarLrlrLrLrLn圖51波形仿真圖（一）5.3調試在QUartUSlI軟件中，通過對所設計的硬件描述語言代碼進行

21、波形仿真后，達到了 預期效果，于是，我們在該軟件上進行下載配置設置。在ASSignmentS菜單下選中 Devices,在 Fam訂y 欄選擇 ACEXlK,選中 EPFIOKIOLC844 器件。再在 ASSignnIentS 菜 單下選中PinS按照相應要求對管腳進行鎖定。最后在TOOIS菜單下，選中Programmer, 對配置方式進行設置，這里選擇PaSSiVe Seril(PS)被動串行模式。選擇好要下載的硬 件設備后點擊Start即可開始編程下載了。調試過程為在線調試。在通過調試中，我們發(fā)現了很多問題.在軟件上能實現仿真 的程序不一定在硬件電路上就能運行，原因有很多，這里是由于電路

22、中的時鐘頻率太快, 若不增加一個分頻電路，燈閃爍時間太快，肉眼無法觀察，故設計了一個20MHZ到2HZ 的分頻電路。調試中的實際問題需要考慮，人同時按多個鍵的同步性，不能達到時鐘的 精度，比如模擬鍵盤的輸入狀態(tài)是高電平有效，山于分頻的運算很大，故增加分頻電路 后，在QUartUSlI軟件中則不能進行正確的仿真，可以直接將程序下載到電路板上去調 試。6總結6. 1設計收獲兩周的課程設訃結束了，通過這次設計，我的理論知識掌握得更扎實，動手能力 明顯提高。同時，通過網上搜索圖書館查閱資料等方式認識到了自己知識的局限性。我 學到許多知識，也認識到理論聯系實踐的重要。在設計當中遇到了許多以前沒遇到的困 難。學會了利用許多的方法去解決所遇到的問題。編好程序后，雖然總是出錯，比如說 狀態(tài)不能改變，綠燈不能按時閃爍等，但是經過多次研究在老師和同學的幫助下終于找 到問題所在并糾正。這次設計，讓我感受最深是：在仿真的階段遇到很多的問題，我們 一定要具備一定的檢查、排除錯誤的能力。我深刻認識到了 “理論聯系實際”的這句話 的重要性與真實性。而且通過對此課程的設計，我不但知道了以前