EDA第1章概述

1、EDA技術(shù)與技術(shù)與VHDL語言語言信息工程徐 維課程安排本課程安排o 學(xué)時數(shù)：40學(xué)時（課堂教學(xué)32學(xué)時，實驗8學(xué)時）o 課程教學(xué)內(nèi)容：n EDA概述n PLD硬件特性與編程技術(shù)n VHDL硬件描述語言n VHDL設(shè)計應(yīng)用實例教學(xué)目的：教學(xué)目的：o 了解一門器件o 掌握一門設(shè)計語言o 熟悉一種設(shè)計工具教材及參考資料教材及參考資料o 教材：EDA技術(shù)與VHDL（第三版）潘松、黃繼業(yè)編著，清華大學(xué)出版社o 參考資料：nCPLD技術(shù)及其應(yīng)用宋萬杰等編著，西安電子科大出版社nVHDL程序設(shè)計曾繁泰、陳美金編著，清華大學(xué)出版社nVHDL設(shè)計指南Peter J.Ashenden著

2、、葛紅等譯，機械工業(yè)出版社EDA技術(shù)的相關(guān)網(wǎng)址：技術(shù)的相關(guān)網(wǎng)址：o o o 第一章第一章 概述概述o 介紹EDA技術(shù)和硬件技術(shù)語言及其發(fā)展過程o 介紹基于EDA技術(shù)和VHDL的設(shè)計流程o EDA的設(shè)計工具o IP核及EDA技術(shù)的發(fā)展趨勢1.1 1.1 電子設(shè)計自動化技術(shù)及其發(fā)展電子設(shè)計自動化技術(shù)及其發(fā)展o 現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機的電子設(shè)計自動化技術(shù)，即算機的電子設(shè)計自動化技術(shù)，即 EDA (Electronic Design Automation) 技術(shù)。技術(shù)。 u EDA EDA技術(shù)的發(fā)展技術(shù)的發(fā)展分為三個階段分為三個階段 20世紀世

3、紀70年代年代 20世紀世紀80年代年代 20世紀世紀90年代年代 EDA發(fā)展的三個階段發(fā)展的三個階段o 早期計算機輔助設(shè)計CAD階段20世紀70年代，屬EDA技術(shù)發(fā)展初期。利用計算機、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復(fù)性的繁雜工作。典型設(shè)計軟件如Tango布線軟件。EDA發(fā)展的三個階段發(fā)展的三個階段o 計算機輔助工程設(shè)計CAE階段20世紀80年代，出現(xiàn)了低密度的可編程邏輯器件（PAL Programmable Array Logic和GAL Generic Array Logic），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計沒有完成之前的功能檢測等問題。80年代后期，EDA工具

4、已經(jīng)可以進行初級的設(shè)計描述、綜合、優(yōu)化和設(shè)計結(jié)果驗證。EDA發(fā)展的三個階段發(fā)展的三個階段o 電子設(shè)計自動化EDA階段20世紀90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強大的全線EDA工具。具有較強抽象描述能力的硬件描述語言（VHDL、Verilog HDL）及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（即SOC System On a Chip）。EDA技術(shù)的廣義定義：技術(shù)的廣義定義：n 半導(dǎo)體工藝設(shè)計自動化n 可編程器件設(shè)計自動化n 電子系統(tǒng)設(shè)計自動化n 印刷電路板設(shè)計自動化n 仿真與測試、故障診斷自動化n 形式驗證自動化統(tǒng)稱為EDA工程EDA技術(shù)的狹義定義：技術(shù)的

5、狹義定義：以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件技術(shù)語言為系統(tǒng)邏輯技術(shù)的主要表達方式，以計算機、大規(guī)模可編程器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，自動完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。EDA技術(shù)在進入技術(shù)在進入21世紀后，得到了更大的發(fā)展世紀后，得到了更大的發(fā)展u在在FPGA上實現(xiàn)上實現(xiàn)DSP（數(shù)字信號處理）應(yīng)用成為可能（數(shù)字信號處理）應(yīng)用成為可能 u在一片在一片F(xiàn)PGA中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)

6、成為可能中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)成為可能 u功能強大的功能強大的EDA軟件不斷推出軟件不斷推出 u電子技術(shù)領(lǐng)域全方位融入電子技術(shù)領(lǐng)域全方位融入EDAEDA技術(shù)技術(shù) uEDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容 u基于基于EDA的用于的用于ASIC設(shè)計的標準單元已涵蓋大規(guī)模電子系統(tǒng)設(shè)計的標準單元已涵蓋大規(guī)模電子系統(tǒng)u軟硬軟硬IP(Intellectual Property)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用 uSoCSoC高效低成本設(shè)計技術(shù)的成熟高效低成本設(shè)計技術(shù)的成熟 u使復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。使

7、復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。 1.2 1.2 電子設(shè)計自動化應(yīng)用對象電子設(shè)計自動化應(yīng)用對象利用EDA技術(shù)進行電子系統(tǒng)設(shè)計，最后的實現(xiàn)的目標 全定制或半定制全定制或半定制ASIC ASIC FPGA/CPLDFPGA/CPLD（或稱可編程（或稱可編程ASICASIC）開發(fā)應(yīng)用）開發(fā)應(yīng)用 PCBPCB（印制電路板）（印制電路板） 1.2 1.2 電子設(shè)計自動化應(yīng)用對象電子設(shè)計自動化應(yīng)用對象門陣列門陣列ASIC 1. 1. 超大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件 2. 2. 半定制或全定制半定制或全定制ASIC ASIC 標準單元標準單元ASIC 全定制全定制ASIC 3. 3. 混合混

8、合ASIC ASIC 作為EDA技術(shù)最終實現(xiàn)目標的ASIC，可以通過三種途徑來完成 1.3 1.3 傳統(tǒng)設(shè)計方法和傳統(tǒng)設(shè)計方法和EDAEDA方法的區(qū)別方法的區(qū)別o 傳統(tǒng)設(shè)計方法：固定功能元件固定功能元件 電路板設(shè)計電路板設(shè)計 完整系統(tǒng)構(gòu)成完整系統(tǒng)構(gòu)成 系統(tǒng)測試與性能分析系統(tǒng)測試與性能分析 自下而上（Bottom-Up）的設(shè)計方法傳統(tǒng)設(shè)計方法的缺點傳統(tǒng)設(shè)計方法的缺點o 設(shè)計依賴于手工和經(jīng)驗o 設(shè)計依賴于現(xiàn)有的通用元器件o 設(shè)計后期的仿真和調(diào)試o 自下而上設(shè)計思想的局限o 設(shè)計實現(xiàn)周期長，靈活性差，耗時耗力，效率低下。EDA設(shè)計方法設(shè)計方法o 設(shè)計思想不同：自上而下（Top-Down）的設(shè)計方法。

9、 自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各個子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計和實現(xiàn)為止。 自上而下設(shè)計中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標。Top-Down設(shè)計方法設(shè)計方法邏輯綜合、優(yōu)化、布局布線邏輯綜合、優(yōu)化、布局布線 模塊化分、仿真模塊化分、仿真 功能級描述、仿真功能級描述、仿真 系統(tǒng)規(guī)格設(shè)計系統(tǒng)規(guī)格設(shè)計 ASICASIC芯片投片、芯片投片、PLDPLD器件編程、測試器件編程、測試 輸出門級網(wǎng)表輸出門級網(wǎng)表 定時仿真、定時檢查定時仿真、定時檢查 ASIC: Applicati

10、on Specific Integrated CircuitPLD: Programmable Logic DeviceEDA設(shè)計方法設(shè)計方法與傳統(tǒng)的基于電路板的設(shè)計方法不同，EDA技術(shù)是基于芯片的設(shè)計方法：電子系統(tǒng)電子系統(tǒng) 電路板構(gòu)成電路板構(gòu)成 芯片設(shè)計芯片設(shè)計 可編程邏輯器件可編程邏輯器件 傳統(tǒng)設(shè)計方法和傳統(tǒng)設(shè)計方法和EDA方法的區(qū)別方法的區(qū)別o 描述方式不同：n 傳統(tǒng)設(shè)計方法采用電路圖為主n EDA設(shè)計方法以硬件描述語言（HDL Hard Description Language）為主o 設(shè)計手段不同：n 傳統(tǒng)設(shè)計方法以手工設(shè)計為主n EDA設(shè)計方法為自動實現(xiàn)。其方案驗證與設(shè)計、系統(tǒng)邏輯

11、綜合、布局布線、性能仿真、器件編程等由EDA工具一體化完成。傳統(tǒng)方法與傳統(tǒng)方法與EDA方法比較方法比較傳統(tǒng)方法1.自下而上（Bottom-Up）2.通用的邏輯元器件3.系統(tǒng)硬件設(shè)計的后期進行仿真和 調(diào)試4.主要設(shè)計文件是電路原理圖5.手工實現(xiàn)EDA方法1.自上而下（Top-Down）2.PLD（可編程邏輯器件）3.系統(tǒng)設(shè)計的早期進行仿真和修改4.多種設(shè)計文件，發(fā)展趨勢以HDL 描述文件為主5.自動實現(xiàn) EDA技術(shù)極大的降低硬件電路設(shè)計難度，提高設(shè)計效率，是電子系統(tǒng)設(shè)計方法質(zhì)的飛越。EDA的優(yōu)勢的優(yōu)勢1可以大大降低設(shè)計成本，縮短設(shè)計周期?？梢源蟠蠼档驮O(shè)計成本，縮短設(shè)計周期。 2庫都是庫都是EDA

12、公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。 3極大地簡化設(shè)計文檔的管理。極大地簡化設(shè)計文檔的管理。 4極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。 5設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞 6良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。 7能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。 8充分利用計算機的自動設(shè)計能力、在各個設(shè)計層次上利用充分利用計算機的自動設(shè)計能力、在各個設(shè)

13、計層次上利用計算機完成不同內(nèi)容的仿真模擬。計算機完成不同內(nèi)容的仿真模擬。 1.4 EDA1.4 EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容o 實現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD-Programmable Logic Device）o 描述方式：硬件描述語言（HDL-Hardware Description Language） VHDL、Verilog HDL等o 設(shè)計工具：開發(fā)軟件、開發(fā)系統(tǒng)o 硬件驗證：實驗開發(fā)系統(tǒng)1.大規(guī)?？删幊踢壿嬈骷 FPGA-Field Programmable Gates Arrayo CPLD-Complex Programmable Logic Deviceo 主

14、流公司：Xilinx、Altera、Latticeo FPGA/CPLD顯著優(yōu)點：開發(fā)周期短、投資風(fēng)險小、產(chǎn)品上市速度快、市場適應(yīng)能力強、硬件修改升級方便。內(nèi)容回顧o 1.1 1.1 電子設(shè)計自動化技術(shù)及其發(fā)展電子設(shè)計自動化技術(shù)及其發(fā)展o 1.2 1.2 電子設(shè)計自動化應(yīng)用對象電子設(shè)計自動化應(yīng)用對象o 1.3 1.3 傳統(tǒng)設(shè)計方法和傳統(tǒng)設(shè)計方法和EDAEDA方法的區(qū)別方法的區(qū)別o 1.4 EDA1.4 EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容實現(xiàn)載體、描述方式、設(shè)計工具、硬件驗證實現(xiàn)載體、描述方式、設(shè)計工具、硬件驗證2.硬件描述語言HDL VHDLVerilog HDLABELAHDLSystemV

15、erilogSystemC。 英文全名是英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language 現(xiàn)在公布的最新現(xiàn)在公布的最新VHDL標標準版本是準版本是IEEE 1076-2002 VHDL歷史電子設(shè)計自動化的關(guān)鍵技術(shù)之一是要求用形式化方法來描述硬件系統(tǒng)。VHDL適應(yīng)了這種要求。o 1983年美國國防部（DOD）發(fā)起創(chuàng)建。o 1987年由IEEE發(fā)布“IEEE標準1076”，成為硬件描述語言的業(yè)界標準之一。o 20世紀90年代初，人們發(fā)現(xiàn)VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的

16、設(shè)計工具。o 1993年，IEEE對VHDL進行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴展了VHDL的內(nèi)容，公布了VHDL的新版本IEEE1076-1993。o 現(xiàn)在公布的最新VHDL標準版本是IEEE1076-2002。VHDL與其他HDL比較o VHDL：IEEE標準，系統(tǒng)級抽象描述能力較強，功能強大、通用性強。VHDL的運算劃分比較抽象，適應(yīng)面較廣。 o Verilog HDL：IEEE標準，門級開關(guān)電路描述能力較強。Verilog HDL的運算劃分比較具體，對邏輯代數(shù)反映更細致一些。 o ABEL：系統(tǒng)級抽象描述能力差，適合于門級電路描述。VHDL特點3.軟件開發(fā)工具o EDA開發(fā)工具

17、分為：n 集成化的開發(fā)系統(tǒng)n 特定功能的開發(fā)軟件： 綜合軟件仿真軟件p集成化的開發(fā)系統(tǒng)o Altera公司：Quartus II、Maxplus II系列o Xilinx公司：ISE、Foundation、Aillance系列o Lattice公司：ispDesignEXPERT系列p特定功能的開發(fā)軟件o 綜合類：nSynplicity公司的Synplify/Synplify PronSynopsys公司的FPGAexpress、FPGA compiler IInMentor公司的LeonardoSpectrumo 仿真類：nModel Tech 公司的ModelsimnAldec公司的Act

18、ive HDLnCadence公司的NC-Verilog、NC-VHDL、NC-SIM1.5 EDA1.5 EDA軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)的構(gòu)成o 設(shè)計輸入子模塊用圖形編輯器、文本編輯器作為設(shè)計描述，完成語義正確性、語法規(guī)則的檢查。o 設(shè)計數(shù)據(jù)庫子模塊系統(tǒng)的庫單元、用戶的設(shè)計描述、中間設(shè)計結(jié)果。o 分析驗證子模塊各個層次的模擬驗證、設(shè)計規(guī)則的檢查、故障診斷。1.5 EDA1.5 EDA軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)的構(gòu)成o 綜合仿真子模塊實現(xiàn)從高層抽象描述向低層次描述的自動轉(zhuǎn)換，及各個層次的仿真驗證。o 布局布線子模塊完成由邏輯設(shè)計到物理實現(xiàn)的映射。1.6 1.6 面向面向FPGA/CPLDFPGA/C

19、PLD的開發(fā)流程的開發(fā)流程1.6.1 1.6.1 設(shè)計輸入設(shè)計輸入 圖圖1-1 FPGA的的EDA開發(fā)流程開發(fā)流程 1.6 1.6 面向面向FPGA/CPLDFPGA/CPLD的開發(fā)流程的開發(fā)流程1.6.1 1.6.1 設(shè)計輸入設(shè)計輸入 1. 圖形輸入圖形輸入 原理圖輸入原理圖輸入狀態(tài)圖輸入狀態(tài)圖輸入波形圖輸入波形圖輸入 2. 硬件描述語言文本輸入硬件描述語言文本輸入 根據(jù)電路的控制條件和不同根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法的轉(zhuǎn)換方式，用繪圖的方法在在EDA工具的狀態(tài)圖編輯工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此編譯器和綜合器將此狀態(tài)

20、變化流程圖形編譯綜合狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。成電路網(wǎng)表。將待設(shè)計的電路看成一個黑將待設(shè)計的電路看成一個黑盒子，只需告訴盒子，只需告訴EDA工具工具該黑盒子電路的輸入和輸出該黑盒子電路的輸入和輸出時序波形圖，時序波形圖，EDA工具即工具即能據(jù)此完成黑盒子電路的設(shè)能據(jù)此完成黑盒子電路的設(shè)計。計。類似于傳統(tǒng)電子設(shè)計方法的類似于傳統(tǒng)電子設(shè)計方法的原理圖編輯輸入方式，即在原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面軟件的圖形編輯界面上繪制能完成特定功能的電上繪制能完成特定功能的電路原理圖，原理圖由邏輯器路原理圖，原理圖由邏輯器件和連接線構(gòu)成，圖中的邏件和連接線構(gòu)成，圖中的邏輯器件可以是輯

21、器件可以是EDA軟件庫軟件庫中預(yù)制的功能模塊，如與門中預(yù)制的功能模塊，如與門以及各種含以及各種含74系列器件功系列器件功能的宏功能塊，甚至有一些能的宏功能塊，甚至有一些類似于類似于IP的功能塊。的功能塊。與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（述語言（HDL）的電路設(shè)計文本，如）的電路設(shè)計文本，如VHDL或或Verilog的源程序，進行的源程序，進行編輯輸入。編輯輸入。1.6.2 綜合（綜合（Synthesis） o 綜合：將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次便于具體實現(xiàn)的模塊組合裝配而成的過程

22、。事實上，設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)。設(shè)計過程通常從高層次的行為描述開始，以最底層的結(jié)構(gòu)描述結(jié)束，每個綜合步驟都是上一層次的轉(zhuǎn)換。1.6.2 綜合（綜合（Synthesis）（1）從自然語言表述轉(zhuǎn)換到VHDL語言算法表述，是自然語言綜合。（2）從算法表述轉(zhuǎn)換到寄存器傳輸級（RTL-Register Tansport Level）表述，即從行為域到結(jié)構(gòu)域的綜合，是行為綜合。（3）從RTL表述轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表述，即邏輯綜合。（4）從邏輯門表述到版圖（ASIC設(shè)計），或轉(zhuǎn)換到FPGA/CPLD的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。1.6.2 綜合（綜合（Synthesi

23、s）一般地，綜合是僅對應(yīng)于HDL而言的。利用HDL綜合器對設(shè)計進行綜合是十分重要的一步，因為綜合過程將把軟件設(shè)計的HDL描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實現(xiàn)的一座橋梁。綜合就是電路的高級語言（如行為描述）轉(zhuǎn)換成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。1.6.2 綜合（綜合（Synthesis）o 當輸入的HDL文件在EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。o 在綜合之后，HDL綜合器一般可以生成一種或多種格式網(wǎng)表文件，如EDIF、VHDL、Verilog等標準格式，在這種網(wǎng)表文件中用各

24、自的格式描述電路的結(jié)構(gòu)，如在VHDL網(wǎng)表文件中采用VHDL的語法，用結(jié)構(gòu)描述的風(fēng)格重新詮釋綜合后的電路結(jié)構(gòu)。1.6.3 布線布局（適配）布線布局（適配）o 適配器也稱結(jié)構(gòu)綜合器，將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。o 適配器就是將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、優(yōu)化、布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生用于編程的文件。1.6.4 仿真仿真仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。仿真是在

25、EDA設(shè)計過程中的重要步驟。它可以完成兩種不同級別的仿真測試：o 時序仿真o 功能仿真接近真實器件運行特性的仿真，仿真文件中已包含了器件接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而仿真精度高。但時序仿真的仿真文件硬件特性參數(shù)，因而仿真精度高。但時序仿真的仿真文件必須來自針對具體器件的適配器。綜合所得的必須來自針對具體器件的適配器。綜合所得的EDIF等網(wǎng)表等網(wǎng)表文件通常作為文件通常作為FPGA適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件包含了精確的硬件延遲信息。文件包含了精確的硬件延遲信息。直接對直接對VHDL、原理圖描述或其他描述形式的邏輯功能進

26、、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足設(shè)計要求的過行測試模擬，以了解其實現(xiàn)的功能是否滿足設(shè)計要求的過程。仿真過程不涉及任何具體器件的硬件特性。不經(jīng)歷適程。仿真過程不涉及任何具體器件的硬件特性。不經(jīng)歷適配階段，在設(shè)計項目編輯編譯（或綜合）后即可進入門級配階段，在設(shè)計項目編輯編譯（或綜合）后即可進入門級仿真器進行模擬測試。直接進行功能仿真的好處是設(shè)計耗仿真器進行模擬測試。直接進行功能仿真的好處是設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。時短，對硬件庫、綜合器等沒有任何要求。1.6.5 下載和硬件測試下載和硬件測試o把適配后生成的下載或配置文件，通過編程器或編

27、程電纜向FPGA或CPLD進行下載，以便進行硬件調(diào)試或驗證。o通常，將對CPLD的下載稱為編程（Program），對FPGA中的SRAM進行直接下載的方式稱為配置（Configure），但對于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。o最后是將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設(shè)計。1.7 Quartus II1.7 Quartus II概述概述Quartus II是是Altera提供的提供的FPGA/CPLD開發(fā)集成環(huán)境開發(fā)集成環(huán)境 圖圖1-2 Quartus

28、 II設(shè)計流程設(shè)計流程 1.8 IP 1.8 IP 核核IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思。IP分為：n 軟IPn 固IPn 硬IP1.8 IP 1.8 IP 核核IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思。軟軟IP-用用VHDL等硬件描述語言描述的功能塊，但是并不等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。軟涉及用什么具體電路元件實現(xiàn)這些功能。軟IPIP通常是以硬通常是以硬件描述語言件描述語言HDLHDL源文件的形式出現(xiàn)，應(yīng)用開發(fā)過程與普通的源文件的形式出現(xiàn)，應(yīng)用開發(fā)過程與普通的HDLHDL設(shè)計也十分相似，只是所需的開發(fā)軟硬件環(huán)境比較昂貴。設(shè)計也十分相似，只是所需

29、的開發(fā)軟硬件環(huán)境比較昂貴。軟軟IPIP的設(shè)計周期短，設(shè)計投入少。由于不涉及物理實現(xiàn)，的設(shè)計周期短，設(shè)計投入少。由于不涉及物理實現(xiàn)，為后續(xù)設(shè)計留有很大的發(fā)揮空間，增加了為后續(xù)設(shè)計留有很大的發(fā)揮空間，增加了IPIP的靈活性和適的靈活性和適應(yīng)性。軟應(yīng)性。軟IPIP的弱點是在一定程度上使后續(xù)工序無法適應(yīng)整的弱點是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計，從而需要一定程度的軟體設(shè)計，從而需要一定程度的軟IPIP修正，在性能上也不可修正，在性能上也不可能獲得全面的優(yōu)化。能獲得全面的優(yōu)化。 1.8 IP 1.8 IP 核核IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思。固固IP-完成了綜合的功能塊。它有較大的設(shè)計深度，以網(wǎng)完成了綜合的功能塊。它有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。如果客戶與固表文件的形