基于VHDL的2FSK調(diào)制系統(tǒng)設(shè)計畢業(yè)論文

1、摘要當(dāng)今的信息時代，通信與我們的日常生活密切相關(guān)。而數(shù)字通信以其獨特的優(yōu)點而在通信傳輸中得到了廣泛的應(yīng)用。設(shè)計選取CPLD器件來做2FSK調(diào)制系統(tǒng)。系統(tǒng)共分為分頻器、數(shù)字選擇器、隨機序列產(chǎn)生器、跳變檢測器、正弦波信號產(chǎn)生器、外部時鐘發(fā)生器和數(shù)/模轉(zhuǎn)換器等七個局部。其中前5個局部由可編程邏輯器件來完成，用VHDL語言編寫程序。外部時鐘用石英振蕩電路構(gòu)成。分頻器是將外部時鐘分為數(shù)字信號速率和兩個載波頻率。調(diào)制局部用數(shù)字信號控制數(shù)字選擇器從而選擇兩個載波的通斷來實現(xiàn)。然后將信號通過一個正弦波采樣信號發(fā)生器，產(chǎn)生相應(yīng)頻率的正弦采樣信號，最后將2FSK采樣信號經(jīng)過數(shù)/模轉(zhuǎn)換成模擬信號。并且在MAX+pl

2、us II軟件實驗平臺上實現(xiàn)仿真。由于所用的器件在信號處理過程中有一定的延遲，所以不可防止的出現(xiàn)信號失真。這在實際應(yīng)用中也是不可防止的。采用更好的調(diào)制方法和改良器件的信號處理速度可以使信號延遲得到改善。關(guān)鍵字：數(shù)字基帶信號，頻帶傳輸，可編程邏輯器件，硬件描述語言 AbstractCommunication is very close to our lives in today. Moreover the digital communication obtains the widespread application because of its unique merits in the com

3、municational transmission. The design selected CPLD components to make the 2FSK modulation system. The whole system includes seven parts as following: the Frequency Divider, the Digital Selector, the Random Sequence Producer, the Jump Detector, the Sine Wave Signal Producer, the Exterior Clock Gener

4、ator and the Digital/Analog commtator. Programmable Logical Device can complete the first five parts and the procedure is written with the VHDL. Vibrating silicon oscillatory circuit constituted the Exterior Clock. The frequency divider divides the Exterior Clock into digital signal frequency and tw

5、o carrier frequencies. The modulation department is achieved by using the digital signal to control the digital selector and to select the two frequency-onoffs. Then the signal is translated into the sine sampling signal with corresponding frequency by the Sine Wave Signal Producer, finally the 2FSK

6、 sampling signal is translated into analog signals with the Digital/Analog commtator, and then simulation is realized in the MAX+plus II software experimental platform.Because those devices used in the system always delays during the signal processing process, it is inevitable that the signal would

7、be distortion. It is also inevitable in the practical application. In order to improve the system, using better modulation methods and improving the signal processing speed of the devices are helpful.Key words: digital baseband signal, sidebands transmission, Programmable Logic device, Hardware desc

8、ription language.目錄 TOC o 1-3 h z HYPERLINK l _Toc105214493 摘要 PAGEREF _Toc105214493 h I HYPERLINK l _Toc105214494 Abstract PAGEREF _Toc105214494 h II HYPERLINK l _Toc105214495 1 緒言 PAGEREF _Toc105214495 h 1 HYPERLINK l _Toc105214496 1課題背景 PAGEREF _Toc105214496 h 1 HYPERLINK l _Toc105214497 1.2 課題背景

9、 PAGEREF _Toc105214497 h 1 HYPERLINK l _Toc105214498 1.3 課題的研究工作 PAGEREF _Toc105214498 h 3 HYPERLINK l _Toc105214499 2 系統(tǒng)設(shè)計方案的研究 PAGEREF _Toc105214499 h 5 HYPERLINK l _Toc105214500 2.1 系統(tǒng)的性能指標(biāo) PAGEREF _Toc105214500 h 5 HYPERLINK l _Toc105214501 2.2 系統(tǒng)實現(xiàn)的原理 PAGEREF _Toc105214501 h 5 HYPERLINK l _Toc1

10、05214502 2.3 CPLD的相關(guān)知識和相關(guān)描述語言 PAGEREF _Toc105214502 h 7 HYPERLINK l _Toc105214503 2.3.1 CPLD的相關(guān)知識 PAGEREF _Toc105214503 h 7 HYPERLINK l _Toc105214504 2.3.2 硬件描述語言的選擇 PAGEREF _Toc105214504 h 8 HYPERLINK l _Toc105214505 2.4 設(shè)計方案的性能比擬 PAGEREF _Toc105214505 h 10 HYPERLINK l _Toc105214506 2.4.1 用小邏輯器件實現(xiàn)

11、PAGEREF _Toc105214506 h 10 HYPERLINK l _Toc105214507 2.4.2 用2ASK的調(diào)制方案來實現(xiàn)2FSK調(diào)制 PAGEREF _Toc105214507 h 11 HYPERLINK l _Toc105214508 2.4.3 用可編程邏輯器件設(shè)計2FSK調(diào)制器 PAGEREF _Toc105214508 h 11 HYPERLINK l _Toc105214509 2.4.4 幾種方案的性能比擬 PAGEREF _Toc105214509 h 12 HYPERLINK l _Toc105214510 3.系統(tǒng)的設(shè)計 PAGEREF _Toc10

12、5214510 h 13 HYPERLINK l _Toc105214511 設(shè)計所需器件的選用 PAGEREF _Toc105214511 h 13 HYPERLINK l _Toc105214512 可編程邏輯器件的產(chǎn)品的選擇 PAGEREF _Toc105214512 h 13 HYPERLINK l _Toc105214513 可編程邏輯器件的產(chǎn)品的介紹 PAGEREF _Toc105214513 h 14 HYPERLINK l _Toc105214514 3.1.3 D/A轉(zhuǎn)換器 PAGEREF _Toc105214514 h 16 HYPERLINK l _Toc10521451

13、5 調(diào)制系統(tǒng)的設(shè)計 PAGEREF _Toc105214515 h 16 HYPERLINK l _Toc105214516 4 2FSK的軟件局部和相關(guān)程序 PAGEREF _Toc105214516 h 21 HYPERLINK l _Toc105214517 程序算法設(shè)計 PAGEREF _Toc105214517 h 22 HYPERLINK l _Toc105214518 4.2 程序設(shè)計 PAGEREF _Toc105214518 h 25 HYPERLINK l _Toc105214519 5 總結(jié)與感想 PAGEREF _Toc105214519 h 26 HYPERLINK

14、l _Toc105214520 致 謝 PAGEREF _Toc105214520 h 27 HYPERLINK l _Toc105214521 參考文獻 PAGEREF _Toc105214521 h 27 HYPERLINK l _Toc105214522 附錄1 VHDL源程序 PAGEREF _Toc105214522 h 301 緒言本章闡述通信系統(tǒng)中數(shù)字信號傳輸研究背景、現(xiàn)狀以及開展方向，明確指出了當(dāng)今通信系統(tǒng)所面臨的問題以及數(shù)字通信系統(tǒng)的假設(shè)干優(yōu)點，數(shù)字通信傳輸?shù)拈_展方向和開展前景。 1課題背景通信按照傳統(tǒng)的理解就是信息的傳輸與交換，其中信息可以用標(biāo)記、符號、聲音或圖像來表示。在

15、當(dāng)今社會，通信與傳感、計算機技術(shù)緊密結(jié)合,成為整個社會的“高級神經(jīng)中樞。沒有通信，人類社會將不可以想象的。一般來說，整個社會的生產(chǎn)力水平要求與之相適應(yīng)。如果整個社會的通信水平跟不上，社會成員之間的合作程度也會受到影響，社會生產(chǎn)力的開展也必然最終受到限制。電通信的歷史并不長,至今不過只有160年的時間。一般把1838年有線電報的創(chuàng)造作為開始使用電通信的標(biāo)志,但那時的通信距離只有70km。1876年創(chuàng)造的有線 被稱為是現(xiàn)代通信的開端。1878年世界上的第一個人工交換局只有21個用戶。無線電報于1896年實現(xiàn),它開創(chuàng)了無線電通信開展的道路。1906年電子管的創(chuàng)造迅速提高了無線通信及有線通信的水平。伴

16、隨著通信技術(shù)的開展,通信科學(xué)在20世紀(jì)30年代起獲得了突破性的進展,先后形成了脈沖編碼原理、信息論、通信統(tǒng)計理論等重要理論體系。1934年美國學(xué)者李佛西提出脈沖編碼調(diào)制(PCM)的概念，從此之后通信數(shù)字化的時代應(yīng)該說已經(jīng)開始了，而50年代以來，由于晶體管和集成電路的問世，不僅模擬通信獲得高速開展，而且促成了具有廣闊前景的數(shù)字通信的形成。在通信種類上，相繼出現(xiàn)了脈碼通信、微波通信、衛(wèi)星通信、光纖通信、計算機通信等。特別是通訊技術(shù)與計算機技術(shù)的結(jié)合,正在以前所未有的力度促進通信網(wǎng)、計算機網(wǎng)和綜合業(yè)務(wù)網(wǎng)的開展?？傊?，在這些因素的帶動下，數(shù)字通信高速開展了起來14。隨著時代的開展，用戶不再滿足于聽到聲

17、音，而且還要看到圖像；通信終端也不局限于單一的 機，而且還有 機和計算機等數(shù)據(jù)終端。現(xiàn)有的傳輸媒介電纜、微波中繼和衛(wèi)星通信等將更多地采用數(shù)字傳輸。而這些系統(tǒng)都使用到了數(shù)字調(diào)制技術(shù)。而且從電子時代初期開始，隨著技術(shù)的不斷開展，本地通訊與全球通訊的之間壁壘被打破，從而導(dǎo)致我們世界變得越來越小，人們分享知識和信息也更加容易。貝爾和馬可尼可謂通訊事業(yè)的鼻祖，他們所完成的開拓性工作不僅為現(xiàn)代信息時代奠定了根底，而且為未來電訊開展鋪平了道路。而且，通信事業(yè)正蓬勃開展，有廣闊的情景?？梢?，通信已與我們的生活密不可分。1.2 課題背景通信傳輸?shù)姆绞接卸喾N多樣。傳統(tǒng)的本地通訊借助于電線傳輸，因為這既省錢又可保證

18、信息可靠傳送。而長途通訊那么需要通過無線電波傳送信息。無線電通信在現(xiàn)代通信中占有及其重要的地位，被廣泛應(yīng)用于商業(yè)、氣象、運輸、民用等領(lǐng)域。例如,藍牙技術(shù),它可在世界上的任何地方實現(xiàn)短距離的無線語音和數(shù)據(jù)通信3。無線電以電磁波的形式在空間中傳播的，為了延長傳輸距離，減少噪聲干擾，提高信道利用率以及保護信號接受質(zhì)量，發(fā)射信號采用不同的調(diào)制體制并在不同的信道上傳送。這就不僅在系統(tǒng)硬件設(shè)備方面有所浪費，而且從傳送信息的準(zhǔn)確性考慮，由于氣象條件、高大建筑物以及其他各種各樣的電磁干擾，往往所采取的措施并不能保證了信息傳送確實定性。隨著現(xiàn)代科學(xué)技術(shù)的開展,目前使用的最為廣泛的是電通信方式,即電信號攜帶所需要

19、傳遞的消息,然后經(jīng)過電信道進行,到達通信的目的。之所以使用電通信方式是因為這種方式能使消息幾乎在任意的通信距離上實現(xiàn)迅速而有準(zhǔn)確的傳遞。因此，如今所說的“通信這一術(shù)語一般就是指電通信。各種消息在轉(zhuǎn)換成電信號的時候，消息與電信號之間必須建立單一的對應(yīng)關(guān)系，否那么接收端就無法得到原來的消息。通常，消息被載荷在電信號的一個參量上，如果電信號的該參量攜帶著離散消息，那么該參量必將是離散取值。這樣的信號就稱為數(shù)字信號。如果電信號的參量連續(xù)取值，那么這樣的信號就稱為模擬信號24。點對點之間建立的通信系統(tǒng)是通信的最根本形式,其模型可用圖1-1表示5。信息源變換器信道反變換器受信者噪聲源 圖 1.1 通信系統(tǒng)

20、的一般模型自1886年5月24日Morse在華盛頓和巴爾的摩之間發(fā)送世界上第一份電報以來，電報通信已經(jīng)歷了150多年。但長期以來，由于電報通信不如 通信方便，作為數(shù)字通信的主要形式的電報比1876年Bell 創(chuàng)造的 開展緩慢。直到20世紀(jì)60年代以后，數(shù)字通信才興旺起來，甚至目前出現(xiàn)了數(shù)字通信代替模擬通信的一種趨勢。除了計算機的廣泛應(yīng)用要求傳輸大量數(shù)字信息的客觀要求外，數(shù)字通信迅速開展的根本原因是它與模擬通信相比，更能適應(yīng)對通信技術(shù)越來越高的要求。點對點的數(shù)字通信模型，一般可以用圖1-2所示。圖中的同步環(huán)節(jié)沒有表示出來，因為它的位置往往不是固定的。當(dāng)然，實際中的數(shù)字通信系統(tǒng)并非一定要如圖1-2

21、a所示的那樣要加所有的環(huán)節(jié)。比方，調(diào)制與解調(diào).加密與解密.編碼與解碼等環(huán)節(jié)是否采用，還取決與具體設(shè)計方法及要求。例如，圖1-2b所示的數(shù)字基帶傳輸系統(tǒng)，它的模型就不包含頻帶調(diào)制與解調(diào)環(huán)節(jié)6、7。信息源加密器編碼器解調(diào)器調(diào)制器信道譯碼器解密器受信者噪聲源a信息源信道基帶信號形成器受信者接受濾波器噪聲源 b圖1.2 數(shù)字通信系統(tǒng)模型數(shù)字傳輸系統(tǒng)可以根據(jù)是否經(jīng)過調(diào)制解調(diào)分為數(shù)字基帶傳輸系統(tǒng)和數(shù)字頻帶傳輸系統(tǒng)。而實際通信中不少信道都不能直接傳送基帶信號，雖然基帶數(shù)字信號可以在傳輸距離不遠的情況下直接傳送，但數(shù)字基帶信號的功率譜從零頻開始而且集中在低頻段，因此只適合在低通型信道中傳輸。如果要遠距離傳輸時

22、，特別是在無線或光纖信道上傳輸時，那么必須經(jīng)過調(diào)制將信號頻譜搬移到高頻處才可以在信道中傳輸。數(shù)字調(diào)制實質(zhì)上是將數(shù)字符號轉(zhuǎn)換成適合信道特性的波形的過程?；鶐д{(diào)制中的信號波形通常有整形脈沖的形式，而在帶通調(diào)制中那么利用整形脈沖去調(diào)制載波信號8、9。數(shù)字調(diào)制與模擬調(diào)制一樣，有調(diào)頻.調(diào)幅和調(diào)相三種根本形式。調(diào)頻系統(tǒng)的抗干擾能力強，對信道特性的變化敏感性不強，因此在通信系統(tǒng)中得到了廣泛的應(yīng)用。其中移頻鍵控是比擬幾個數(shù)字信號的電壓來決定各個載波的通斷，不受所用器件電壓的影響，而且抗干擾性能僅次于移相鍵控，是一種比擬好的調(diào)制方法。1.3 課題的研究工作數(shù)字通信有許多模擬通信沒有的好處，因此它在當(dāng)今社會得到了

23、廣泛的應(yīng)用。數(shù)字通信有以下幾種重要好處：數(shù)字傳輸抗干擾能力強，尤其在中繼時，數(shù)字信號可以再生而消除噪聲積累；第二，過失傳輸可以控制，從而可以改善傳輸質(zhì)量；第三，便于使用現(xiàn)代化的數(shù)字信息處理技術(shù)來對數(shù)字信息進行處理；第四，數(shù)字信號易于做高級保密性的加密處理；第五，數(shù)字通信可以綜合傳輸各種消息，使通信系統(tǒng)功能增強。移頻鍵控是非線性調(diào)制系統(tǒng)，是數(shù)字調(diào)制方法中比擬簡單的一種，它根本上不受信道特性變化的影響，適合用在信道特性變化較大的數(shù)字通信系統(tǒng)中,而且實現(xiàn)方式也是很簡單的。當(dāng)今，無線電得到了充分的開展，它擴展到了通信的各個領(lǐng)域，進一步推動了頻帶通信的進步。雖然當(dāng)今許多通信系統(tǒng)使用的是復(fù)合調(diào)制，但是頻移

24、鍵控仍然是其中使用的最多的一種調(diào)制方法。二進制頻移鍵控作為一種最簡單的頻移方法，已經(jīng)使用的很少了，但是它的調(diào)制解調(diào)原理非常簡單，也很有代表性，對進行其它頻移調(diào)制的研究還是有很大幫助。二進制頻移鍵控(2FSK)調(diào)制是指傳號指發(fā)送“1時，發(fā)送一個頻率的正弦波；空號指發(fā)送“0時，發(fā)送另一頻率的正弦波。由于2FSK傳號及空號時采用兩種不同頻率的信號，因而不需要固定的比擬電壓。即使在空號時也有足夠的信號幅度，不至于因噪聲產(chǎn)生誤碼，另外其自身就是一個調(diào)頻系統(tǒng)，因此有較好的抗干擾能力，抗衰落性能好10、11。通過對它進行研究，期望能用最簡單、最經(jīng)濟、實時性最好的電路設(shè)計出來。這次設(shè)計是一種驗證性的試探,不管

25、在理論還是在實踐上能否實現(xiàn),我們都是本著學(xué)習(xí)的態(tài)度進行的。當(dāng)前對于數(shù)字調(diào)制的研究已經(jīng)很多了,而且很多研究都具有開創(chuàng)性和實用性,我們在設(shè)計的時候有必要借鑒他們珍貴的經(jīng)驗.2 系統(tǒng)設(shè)計方案的研究2.1 系統(tǒng)的性能指標(biāo)通信系統(tǒng)的重要性能指標(biāo)是有效性和可靠性。模擬信號的有效性是指有效帶寬，可靠性是指信噪比。而數(shù)字通信系統(tǒng)的有效性指標(biāo)其實就是指的系統(tǒng)有信息傳輸速率，通常用碼元速率或信號速率來表示，可靠性是指數(shù)字信號傳輸過程中的信息過失率，通常用誤信率或誤碼率來表示。我們通常按碼元數(shù)量來看信息，且碼元攜帶有一定的信息量，因此我們常用碼元速率和誤碼率來衡量傳輸質(zhì)量。碼元速率指的是單位時間傳輸?shù)拇a元數(shù)，單位為

26、碼元/s，又稱波特，簡記為Bd，誤碼率指的是錯誤碼元數(shù)與傳輸總碼元數(shù)之比，過失率越小，通信的可靠性越高。數(shù)字通信系統(tǒng)對信號接受的準(zhǔn)確性要求很高，要求信息傳輸具有足夠低的誤碼率。因此，數(shù)字信號要求在信源端進行糾錯編碼，相應(yīng)的在信宿端進行糾錯解碼9。文中的2FSK調(diào)制系統(tǒng)的碼元速率是1.2 kKz。由于這個設(shè)計只是一種模擬類型的設(shè)計，沒有涉及到信號接受，而且一般通信系統(tǒng)的誤碼率很低，需要做大量的工作，反復(fù)觀察才可以得到，而且在試驗室的條件下，各種儀器都比擬精密，根本上也沒有噪聲干擾，誤碼率難以觀察，因此很難給出具體的測試標(biāo)準(zhǔn)和參量，所以在這里我就不計算它的誤差。當(dāng)然，在實際的應(yīng)用中，噪聲干擾是不可

27、以防止的，一定要注意。2.2 系統(tǒng)實現(xiàn)的原理 二進制頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息，是信息傳輸中使用得較早的一種調(diào)制方式,它的主要優(yōu)點是: 實現(xiàn)起來較容易,抗噪聲與抗衰減的性能較好，在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。在二進制情況下，“1對應(yīng)載波頻率f1,“0對應(yīng)于載波頻率f2。二進制頻移鍵控如兩個不同頻率交替發(fā)送的ASK信號。因此以調(diào)信號的時域表達式為12 St=ag(t-nT)coswt+g(t-nT)coswt這里 =2, =2 2FSK信號的波形如圖2.1示，由于2FSK可以看成是兩個不同頻率交替發(fā)送的ASK信號，所以圖2.1中所示的波形可以分解為圖2.2中a和(b)所示的

28、兩組波形13、14。 (a)圖2.1 2FSK信號波形圖 (b)圖 2.2 波形分解圖2FSK信號的調(diào)制可以看成是兩個2ASK信號對應(yīng)相加。在2FSK調(diào)制過程中，二值數(shù)字“1用頻率為f1的載波信號表示，二值數(shù)字“0用頻率為f215。載波f1載波f2數(shù)字信號信號輸出圖 2.3 2FSK調(diào)制原理由于2FSK可以看作是兩個ASK信號對應(yīng)相加，所以和ASK的解調(diào)方式一樣，2FSK的解調(diào)方式可以采用如圖2.4所示的相干解調(diào)方法。當(dāng)然，2FSK也可以采用非相干解調(diào)方法，在這里就不一一講述了16。帶通濾 波器W1抽樣脈沖帶通濾 波器W2相乘器低通 濾波器低通 濾波器相乘器抽樣判決器輸出輸入coswcosw圖

29、2.4 2FSK的相干解調(diào)2.3 CPLD的相關(guān)知識和相關(guān)描述語言2.3.1 CPLD的相關(guān)知識 自20世紀(jì)60年代初集成電路誕生以來，經(jīng)歷了SSI、MSI、LSI的開展過程，目前已進入超大規(guī)模VLSI和甚大規(guī)模ULSI階段，數(shù)字系統(tǒng)設(shè)計技術(shù)也隨之發(fā)生了嶄新的變化。簡單的可編程邏輯器件PLD是20世紀(jì)70年代出來的一種半制定芯片。PLD是電子設(shè)計領(lǐng)域中最具活力和開展前途的一項技術(shù)，它的影響絲毫不亞于70年代單片機的創(chuàng)造和使用。PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74電路，都可以用PLD來實現(xiàn)。使用PLD來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠

30、性。但是，簡單的可編程邏輯器件使用是也有很多不便之處。例如，SPLD的陣列容量較小，不適合于規(guī)模較大的設(shè)計對象，如果用多片SPLD實現(xiàn)較大系統(tǒng)，就必須用印制版將它們連接起來，會導(dǎo)致電路動態(tài)特性的惡化、本錢增加、可靠性降低以及生產(chǎn)周期長；SPLD編程下載必須將芯片插入專用設(shè)備，使得編程不方便；SPLD的內(nèi)觸發(fā)器資源缺乏，并且輸入/輸出控制不夠完善等等。 針對上述SPLD的缺點，近年來開展了一系列性能更為優(yōu)越的高密度可編程邏輯器件HDPLD。HDPLD單片的等效邏輯門數(shù)均在1000門以上，近年來有高達幾百萬門的芯片推出。按照其單片內(nèi)的結(jié)構(gòu)不同，可以將其大致分為以下兩大類：1陣列結(jié)構(gòu)擴展型。這類器件

31、是在PAL、GAL結(jié)構(gòu)的根底上加以擴展和改良而得來的。如果說SPLD是有一或陣列作為根本邏輯資源，那么這一類HDPLD的根本資源就是多個SPLD多個PAL或多個GAL的集合，經(jīng)可編程互連結(jié)構(gòu)來組成更大規(guī)模的單片系統(tǒng)。2邏輯單元型。這類HDPLD器件不再是SPLD的擴展，它們有許多根本邏輯單元不是與或結(jié)構(gòu)組成，因為它們本質(zhì)上是這些邏輯單元的矩陣。圍繞著該矩陣設(shè)置輸入/輸出I/O單元，在邏輯單元之間以及邏輯單元與I/O單元之間由可編程連線進行連接。由PAL或GAL擴展或改良所得的邏輯器件，通常稱為陣列擴展型的復(fù)雜PLDCPLD。 器件的擴展采用分區(qū)擴展的方法。這種結(jié)構(gòu)將有利于提高陣列資源的利用率、

32、降低功耗。這類芯片包含假設(shè)干個SPLD，各SPLD有各自的與或陣列，還有假設(shè)干個I/O端和專用輸入端，再通過一定方式的全局性連線資源把這些SPLD互連起來，構(gòu)成規(guī)模較大的CPLD17、18。2.3.2 硬件描述語言的選擇 在對isp器件的編程過程中，我們可以選用幾種語言編寫，比方ABEL-HDL，VHDL語言，Verilog HDL、AHDL等。下面我對這幾種硬件描述語言進行介紹。(1) ABEL-HDL是由美國DATA I/O公司研制開發(fā)的一種邏輯設(shè)計硬件描述語言，該語言適用于各種不同規(guī)模的可編程邏輯器件的設(shè)計，其根本單位為模塊，一項設(shè)計可用一個模塊，也可以用多個模塊組成。(2) AHDL是

33、一種模塊化的高級語言，它完全集成于MAX+PLUS2系統(tǒng)中，特別適合于描述復(fù)雜的組合邏輯、組運算、狀態(tài)機和真值表。(3) Verilog HDL最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的一種硬件描述語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛應(yīng)用，Verilog HDL作為一種便于使用且實用的語言逐漸被眾多設(shè)計者所接受，且于1995年成為IEEE Std1364-1995。Verilog HDL用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。它具有以下描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及

34、包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。此外，Verilog HDL語言提供了編程語言接口，有混合方式建模能力，如圖2.5示。 開關(guān)RTL門門開關(guān)算法圖2.5 混合設(shè)計層次建模 (4) 17-20。庫說明LIBRARY 程序包PACKAGE實體ENTITY結(jié)構(gòu)體ARCHITECTURE結(jié)構(gòu)描述Structure行為描述Behavior Process數(shù)據(jù)流描述Data Flow配置CONFIGURATION5 VHDL與ABEL-HDL、Verilog HDL、AHDL的描述能力比擬通過前面的介紹，我們了解了三種語言的根本功能，我們知道VHDL和Verilog HDL作為被IEEE所采

35、用的兩種工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到了眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言，它們相對于ABEL-HDL語言、AHDL語言的功能更加強大。而且VHDL語言很早就成為IEEE標(biāo)準(zhǔn)，成為系統(tǒng)描述的國際公認標(biāo)準(zhǔn)，得到眾多EDA公司的支持。VHDL語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試；VHDL標(biāo)準(zhǔn)、標(biāo)準(zhǔn)，語法較為嚴格，采用VHDL的設(shè)計便于復(fù)用和交流，VHDL所具有的內(nèi)屬描述語句和子程序調(diào)用等功能，使設(shè)計者對完成的設(shè)計，不必改變源程序，只需改變內(nèi)屬參數(shù)或函數(shù)，就可以改變設(shè)計的規(guī)模與結(jié)構(gòu)21；VHDL語言的還可以描述與工藝相關(guān)的信息，工藝參數(shù)可以通過設(shè)

36、計文件語言參數(shù)來調(diào)整，不會因工藝開展與變化而使VHDL設(shè)計過時，設(shè)計的生命周期與其他設(shè)計相比是很長的。所以我選用VHDL語言。2.4 設(shè)計方案的性能比擬2.4.1 用小邏輯器件實現(xiàn)根據(jù)2FSK的調(diào)制原理，我們可以將2FSK調(diào)制器分為以下幾個局部：隨機信號產(chǎn)生器、正弦信號發(fā)生器、反相器、相乘器和相加器?，F(xiàn)在的小邏輯器件功能齊全，完全可以用小邏輯器件來完成上述幾個模塊的設(shè)計。我選用了幾種簡單的器件來實現(xiàn)。1用幾個D觸發(fā)器來做一個隨機信號產(chǎn)生器，或者用一個移位器件來產(chǎn)生隨機信號；2正弦信號就可以用一個正弦波振蕩器來完成，或者用一個同步脈沖經(jīng)過分頻器分頻，然后經(jīng)過帶通濾波器進行濾波后，就可得到正弦波了

37、；3反相器是一種簡單的邏輯器件，可采用非門；4相乘器就可以用兩個與非門來實現(xiàn)，兩個信號經(jīng)過兩次與門就成了兩信號相乘；5一個或門就相當(dāng)于相加器。當(dāng)然，以上各個局部也可以用其它方法和邏輯器件來實現(xiàn)，我就只說了一些比擬簡單的方法 。將以上各個部件根據(jù)2FSK的調(diào)制原理結(jié)合起來就可以實現(xiàn)2FSK調(diào)制了。結(jié)構(gòu)圖如圖2.7示。隨機信號振蕩器w1相乘器相乘器振蕩器w2相加器反相器2FSK信號圖2.7 小邏輯器件組成2FSK調(diào)制器由于小邏輯器件比擬容易生產(chǎn)，而且價格比擬廉價，所以可以很方便的實現(xiàn)2FSK的調(diào)制。但是，由于小邏輯器件主要用在對時間要求不是很嚴格的場合，在制造時就沒有過多的考慮到傳輸中延遲的問題，

38、并且不同的器件的響應(yīng)延遲也有較大的差異，而在通信系統(tǒng)中，信號的傳輸往往對器件響應(yīng)的實時性要求很高，很小的傳輸延遲就會造成接受端所接受的信號出現(xiàn)失真。所以小邏輯器件可以說是很難滿足通信系統(tǒng)的實時性要求的，我們不能用小邏輯器件來做上述的2FSK調(diào)制器。 2.4.2 用2ASK的調(diào)制方案來實現(xiàn)2FSK調(diào)制在前面的講述中，提到過2FSK調(diào)制信號可以看作是兩個載波頻率不同的2ASK調(diào)制信號的波形組合而成的。那么我們可以用2ASK調(diào)制的方法來實現(xiàn)2FSK信號的調(diào)制。用頻率為f1的載波來表示數(shù)隨機數(shù)字信號中的“1，用頻率為f2的載波來表示數(shù)隨機數(shù)字信號中的“0。即先用頻率為f1的載波信號來對隨機信號進行2A

39、SK調(diào)制用頻率為f1的載波代表“1，再將隨機數(shù)字信號反相，用頻率為f2的載波信號來對隨機信號進行2ASK調(diào)制用頻率為f2的載波代表“0。最后將兩信號按時間順序合并，就得到了一個2FSK信號，其原理見圖2.8示。相加取反隨機信號2ASK調(diào)制器w2ASK調(diào)制器w2FSK信號圖2.8 用2ASK來實現(xiàn) 2FSK調(diào)制用2ASK調(diào)制的方法來實現(xiàn)2FSK調(diào)制是一種很直接、簡潔的方法，它反映了2FSK的調(diào)制原理，利用了兩信號合一的方案，讓大家更進一步了解了2ASK和2FSK之間的聯(lián)系，對我們學(xué)習(xí)和掌握通信原理的相關(guān)知識有很大幫助。但是，用該種方法有一些缺點：第一，它在調(diào)制過程中使用了兩次ASK調(diào)制器，浪費了

40、一些器件，使得調(diào)制器的設(shè)計費用很高，這是一個很不經(jīng)濟的方案；第二，這種方案也不能很好的解決信號調(diào)制過程中出現(xiàn)的傳輸延遲問題，當(dāng)隨機信號經(jīng)過非門后，由于器件不是很理想，會出現(xiàn)傳輸延遲，使得兩路信號相加后與理論上的波形不一致，產(chǎn)生波形失真。2.4.3 用可編程邏輯器件設(shè)計2FSK調(diào)制器在可編程邏輯器件的系列產(chǎn)品種類繁多的電子時代，我們就不用完全依靠硬件來實現(xiàn)2FSK的調(diào)制器了。我選擇了用CPLD來做2FSK調(diào)制器?？删幊踢壿嬈骷梢杂捎脩敉ㄟ^編程來決定芯片的最終功能，它與其它一些器件相比有一些很大的優(yōu)勢：1使研制時間縮短 可編程邏輯器件可以和其它規(guī)格型號的通用器件一樣在市場上買到，但它的功能的實現(xiàn)

41、完全獨立于工廠，有用戶在實驗室就可以完成，而且采用了先進的EDA技術(shù)，可編程邏輯器件的設(shè)計與編程均十分有效，整個設(shè)計通常只需要幾天就可以完成了；2降低了設(shè)計本錢 和以前的掩膜器件相比，可編程邏輯器件可以大量生產(chǎn)，不需要生產(chǎn)過程中進行程序固化，不會產(chǎn)生產(chǎn)品滯銷，因此生產(chǎn)價格比擬廉價；3設(shè)計的靈活性高 編程邏輯器件是一種由用戶通過編程來實現(xiàn)芯片功能的器件，有較好的靈活性。它可以在完成設(shè)計后立即編程進行驗證，有利于較早發(fā)現(xiàn)設(shè)計中的問題；它可以反復(fù)屢次編程，為設(shè)計和產(chǎn)品升級帶來方便；在系統(tǒng)設(shè)計中引入了“軟硬件的全新概念，使得電子系統(tǒng)有更好的靈活性和自適應(yīng)性。我用CPLD器件的相關(guān)原理設(shè)計了一個2FSK

42、的調(diào)制系統(tǒng)的模塊圖見圖2.9。其中的兩個頻率產(chǎn)生器和隨機數(shù)字信號產(chǎn)生器都是用同一塊CPLD芯片來實現(xiàn)。換句話說就是只用一片芯片就可以完成設(shè)計了。在一片芯片里面完成整個2FSK的調(diào)制過程，即從隨機信號、載波信號等的發(fā)生到信號的調(diào)制過程都是用的一塊芯片來完成的，所有的模塊的時鐘信號都用的CPLD器件里面的同一個時鐘信號發(fā)生器來完成的，這樣幾可以比擬容易地實現(xiàn)各個信號的同步，較好地防止信號因在不同的時鐘信號的作用下而產(chǎn)生的信號延遲問題。2.4.4 幾種方案的性能比擬由上所述，我們可以很清楚的看到，用小邏輯器件做2FSK調(diào)制系統(tǒng)會因為使用的器件太多而出現(xiàn)較大的延時，是調(diào)制信號失真。而用兩個2ASK調(diào)制

43、器來實現(xiàn)2FSK調(diào)制雖然可以相應(yīng)的減少延時，但是價格有太貴。采用可編程邏輯器件設(shè)計2SK調(diào)制比其它兩種方案就有很大的優(yōu)勢。由CPLD設(shè)計的系統(tǒng)，所采用的器件少，價格廉價，靈活性好，它可以有用戶自己編程，在設(shè)計的過程中有很大的活動空間。而且它的響應(yīng)速度很快，根本上可以滿足通信系統(tǒng)的實時性要求，是一個可取的設(shè)計方案。 隨著科技的不斷進步，可編程邏輯器件的生產(chǎn)技術(shù)的不斷開展，可編程邏輯器件的應(yīng)用的不斷推廣，目前可編程邏輯器件的生產(chǎn)廠家很多，可以說各種品牌和型號的可編程邏輯器件是琳瑯滿目。由于不同的可編程邏輯器件生產(chǎn)廠家的生產(chǎn)CPLD器件的結(jié)構(gòu)大有不同，不同器件對應(yīng)的程序編寫方法就不一樣，而且 VHD

44、L語言本身就具有強大的行為描述能力，用語言來描述硬件的行為，硬件不同時描述的方式就不一樣，每一款芯片都有其獨特的設(shè)計，我們在編寫程序的時候要嚴格根據(jù)硬件的物理構(gòu)成來編寫對應(yīng)的程序，使其完成我們所預(yù)想的功能。FPGA與CPLD是在PAL、GAL等器件的根底之上開展起來的大規(guī)模集成可編程邏輯器件，與PAL、GAL等器件相比，CPLDFPGA的規(guī)模比擬大，一個CPLDFPGA芯片可以替代幾十甚至數(shù)百片通用IC芯片。這樣的CPLDFPGA實際上就是一個子系統(tǒng)部件。經(jīng)過十多年的開展，國外許多公司相繼研制出各種類型的CPLDFPGA。美國Altera公司的CPLD器件系列和Xilinx公司的FPGA器件系

45、列開發(fā)較早，占據(jù)了國內(nèi)外較大的PLD市場，是目前CPLDFPGA市場應(yīng)用的主流。雖然FPGA與CPLD在結(jié)構(gòu)上有很多相似之處，但還是有一些差異。FPGA具有硬件結(jié)構(gòu)可以重構(gòu)的特點，適合于算法結(jié)構(gòu)固定、運算量大的前端數(shù)字信號處理。新近推出的FPGA產(chǎn)品都采用多層布線結(jié)構(gòu)，更低的核心電壓，更豐富的I/O管腳，容量可以到達100K個邏輯單元，內(nèi)嵌入式的RAM資源等等，這都使得FPGA在數(shù)字信號處理領(lǐng)域顯示出自己特有的優(yōu)勢。而CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計。近年來采用先進的集成工藝和大批量生產(chǎn)，CPLD器件的本錢不斷下降，集成密度、速度和性能大幅度提高。一個芯片就可以實現(xiàn)

46、一個復(fù)雜的數(shù)字電路系統(tǒng)；由于該產(chǎn)品即適用于短研制周期、小批量產(chǎn)品的開發(fā)，也可用于大批量產(chǎn)品的樣品復(fù)制，且開發(fā)費用低、時間短，給設(shè)計、修改帶來極大的方便21-24。CPLD是復(fù)雜的PLD，與SPLD相比，CPLD通常具有更多的輸入信號、乘積項和宏單元，內(nèi)含多個邏輯塊25。延時是所有的器件不可防止的問題。CPLD器件的延時特性主要有：信號傳導(dǎo)延時、信號建立時間、時鐘輸出延時、以及存放器存放器延時26、27。與利用FPGA進行電路設(shè)計實現(xiàn)相比擬，采用CPLD器件進行設(shè)計實現(xiàn)后的延時特性通常是能夠預(yù)測的,即是說，在開始設(shè)計之前，用戶就可以很精確地估價設(shè)計的延時性能。這就是CPLD器件比FPGA器件的優(yōu)

47、越之處。而且與FPGA圖 3.1 延時參數(shù)的關(guān)系器件相比，CPLD器件比擬經(jīng)濟，適用范圍廣，而且在開始設(shè)計之前，它的延時可以精確地估計，所以我選用CPLD器件來做這個設(shè)計。在上面對的芯片講述中，我們對CPLD器件的總體開展情況有了一個較詳細的了解,對它的相關(guān)功能也有了一個大概的認識。設(shè)計所選用的可編程邏輯器件是Xilinx公司生產(chǎn)的XC9500系列芯片。下面對Xilinx公司的XC9500系列的CPLD芯片進行簡要介紹。Xilinx公司的XC9500系列的CPLD芯片是一款高性能、有特點的可編程邏輯器件。這系列器件的一個重要特點是：一塊給定的芯片可以有幾個不同的封裝。這點很重要，不僅可以適應(yīng)不

48、同的制造方式，而且能夠提供一些選擇并節(jié)約外部I/O引腳數(shù)目。在大多數(shù)的應(yīng)用中，沒有必要使?fàn)顟B(tài)機或子系統(tǒng)中所有的內(nèi)部信號對系統(tǒng)的其它局部可見并為其所用。所以，盡管XC95108具有108個內(nèi)部宏單元，但是在該器件的84引腳PLCC版本中，至多只有64個宏單元輸出可以外部方式，連接起來。事實上，69個I/O腳的大多數(shù)常常用于輸入，在這種情況下外部可見的輸出更少。剩下的宏單元輸出在內(nèi)部仍然十分有用，因為可以通過CPLD的可編程內(nèi)部連線能力將它們在內(nèi)部連接起來，對于其輸出僅在內(nèi)部有效的那些宏單元，有時候被稱為掩式宏單元buried macrocell。典型XC9500系列CPLD內(nèi)部結(jié)果的方框圖如圖

49、3.2所示，根據(jù)器件的編程，每一個外部I/O引腳可以用作輸入、輸出或雙向引腳。圖中底部的引腳還可用于特殊用途。其中有3個引腳中的任一個都可用作“全局時鐘GCK，并且稍后會知道每一個宏單元都能夠被編程，以便使用所選的時鐘輸入。一個引腳可用作“全局設(shè)置/重置GSR，且每個宏單元都能被編程以便將該信號用作異步預(yù)置或去除。最后，有兩個或四個引腳可用作“全局三態(tài)控制GTS，當(dāng)宏單元輸出與外部I/O引腳相連時，在每個宏單元中均可以選擇一個信號以控制相應(yīng)的輸出驅(qū)動器進行輸出。宏單元的輸出可以被配置為存放型或組合型。宏單元輸出的組合或存放信號均可反應(yīng)回乘積項陣列，這僅取決于宏單元的配置。從器件構(gòu)造上來講，它可

50、提供局域反應(yīng)即邏輯塊內(nèi)部的不使用PI的宏單元反應(yīng)，對其它邏輯塊無效和全局反應(yīng)通過PI進行。局域反應(yīng)的優(yōu)點是在邏輯塊中實現(xiàn)對其它宏單元的信號快速傳送；而其弱點在于會引起復(fù)雜的時序問題和占用資源。I/O塊開 關(guān)矩 陣FB1(18個宏單元)FB2(18個宏單元)FB3(18個宏單元)FB4(18個宏單元)I/O輸入I/O/GCKI/O/GSRI/O/GTS圖3.2 Xilinx XC9500 系列CPLD的體系結(jié)構(gòu) XC9500的FB根本結(jié)構(gòu)如圖3.3所示，可編程“與陣列僅具有90個乘積可編程 “與陣列乘積項存儲單元分配器宏單元1宏單元2宏單元3 .宏單元17宏單元18來自開關(guān)矩陣至開關(guān)矩陣OUTP

51、TOE圖3.3 功能塊的體系結(jié)構(gòu)項。與16V8和22V10型PLD相比，XC9500和大多數(shù)CPLD宏單元都具有較少的“與項，16V8具有8個，20V10具有816個，XC9500那么只有5個。XC9500和其它CPLD都有乘積分配器product-term allocator，它能夠?qū)⒁粋€宏單元中未使用的乘積項分配給同一個FB中附近的其它宏單元使用2833。3.1.3 D/A轉(zhuǎn)換器由于CPLD只能產(chǎn)生數(shù)字信號，而2FSK信號為模擬信號,因此需要在其輸出端加上D/A轉(zhuǎn)換器，方便觀察結(jié)果是否出現(xiàn)失真，以及失真的程度是否嚴重影響了信號的恢復(fù)。電壓輸出型DA轉(zhuǎn)換器雖有直接從電阻陣列輸出電壓的，但一般

52、采用內(nèi)置輸出放大器以低阻抗輸出。直接輸出電壓的器件僅用于高阻抗負載，由于無輸出放大器局部的延遲，故常作為高速DA轉(zhuǎn)換器使用。 根據(jù)設(shè)計的需要選擇了電壓輸出型D/A轉(zhuǎn)換器件TLC5620，它是電壓輸出型D/A轉(zhuǎn)換器，采用內(nèi)置輸出放大器以低阻抗輸出，直接輸出電壓的器件僅用于高阻抗負載，由于無輸出放大器局部的延遲，故常作為高速D/A轉(zhuǎn)換器實現(xiàn)數(shù)字頻率調(diào)制的一般方法有兩種，直接調(diào)制法和鍵控法。直接調(diào)制法即連續(xù)調(diào)制中信號產(chǎn)生的方法，是將輸入基帶脈沖去控制一個振蕩器的參數(shù)而改變振蕩頻率。這種方法容易實現(xiàn)輸出的波也連續(xù)，但電路的振蕩頻率穩(wěn)定性較差；鍵控法是利用數(shù)字信號控制兩個獨立振蕩器，兩個門電路按數(shù)字信號

53、的變化規(guī)律通斷，這種方法的轉(zhuǎn)換速度快、波形好、頻率穩(wěn)定性高，但會使波形失去聯(lián)系性。連續(xù)相位頻移鍵控CPFSK由其較好的相位連續(xù)性，因而有很好的頻譜特性，在設(shè)中得到了廣泛的應(yīng)用34、35。因此，設(shè)計研究的是二進制連續(xù)相位頻移鍵控調(diào)制。根據(jù)前面的介紹，我們知道CPLD的功能很多。我們可以用一片CPLD芯片來做設(shè)計。我將整個系統(tǒng)共分為分頻器、m序列產(chǎn)生器、跳變檢測、數(shù)字選擇器二選一正弦波信號產(chǎn)生器和DAC數(shù)/模變換器等六局部，其中前五局部是由CPLD器件完成的。之所以有一個數(shù)/模變換器，是因為FSK為模擬信號，而CPLD只能產(chǎn)生數(shù)字信號，因此，需對正弦信號采樣再經(jīng)過數(shù)/模變換得到所需的ASK信號，我

54、們可以選取當(dāng)前的普通CPLD器件來產(chǎn)生正弦信號的采樣值。外部時鐘發(fā)生器外部時鐘可以選擇用555定時器構(gòu)成的多諧振蕩器，這種電路比擬簡單，而且實現(xiàn)也比擬方便。這個多諧振蕩器的電容充電和放電的時間是相同的。也就是它是一個比擬標(biāo)準(zhǔn)的方波信號發(fā)生器。但是多諧振蕩器產(chǎn)生的方波信號不像石英晶體震蕩器那樣規(guī)那么，而且穩(wěn)定性不高。在設(shè)計高頻率時鐘時，我們一般情況下不使用它。相比之下，采用石英晶體做時鐘信號更加精確，可以產(chǎn)生穩(wěn)定的高頻。因此，設(shè)計選用石英晶體來做方波信號發(fā)生起。2分頻器本次畢業(yè)設(shè)計的數(shù)據(jù)速率 1.2kb/s，要求產(chǎn)生一個1.2kHz的正弦信號，對正弦信號每周期取100個采樣點，因此要求產(chǎn)生3個時

55、鐘信號：1.2kHz數(shù)據(jù)速率、120kHz產(chǎn)生1.2kHz正弦信號的輸入時鐘、240kHz產(chǎn)生2.4kHz正弦信號的輸入時鐘。基準(zhǔn)時鐘已由一個外部時鐘120MHz提供，要得到前面三種時鐘，就需要首先設(shè)計一個模50的分頻器產(chǎn)生240kHz信號，再設(shè)計一個二分頻器，生產(chǎn)一個120kHz的信號，然后再前面的根底上再設(shè)計一個模100的分頻器，用來產(chǎn)生1.2kHz的隨機信號產(chǎn)生速率。2FSK信號可以分為相位連續(xù)和相位離散兩種。相位離散的2FSK信號不適合傳輸后的解調(diào)，我們一般情況下選用相位連續(xù)的2FSK調(diào)制36。這就是我們在設(shè)計中用一個時鐘信號生產(chǎn)兩個載波信號的理由。假設(shè)兩個信號的頻率由同一振蕩信號源提

56、供，只是對其相應(yīng)地進行分頻，這樣生產(chǎn)的兩個載頻就是相位連續(xù)的數(shù)字調(diào)頻信號，調(diào)制信號也便于觀察。3數(shù)字選擇器我們要用兩個不同頻率的正弦波來表示數(shù)字信號，為了方便在數(shù)字信號系統(tǒng)中信號同步的實現(xiàn)，我就用數(shù)字選擇器來實現(xiàn)兩個頻率之間的轉(zhuǎn)換。其中的示意圖3.4示。120kHz240kHzM隨機序列選擇端信號輸出圖3.4 數(shù)字選擇器當(dāng)m隨機序列產(chǎn)生數(shù)字信號“0時，就在數(shù)字選擇器的選擇端輸入“0 時，就選擇120kHz的信號送到輸出端；當(dāng)m隨機序列產(chǎn)生數(shù)字信號“1時，就在數(shù)字選擇器的選擇端輸入“1 時，就選擇240kHz的信號送到輸出端。這樣就實現(xiàn)兩個頻率間的轉(zhuǎn)換，而且整個過程不涉及比擬電路，可以防止信號的

57、時延。4數(shù)字信號發(fā)生器設(shè)計一個比擬完美的2FSK調(diào)制電路，就要求該電路可以產(chǎn)生比擬多的隨機信號，可以屢次觀察，進行比擬，以便對系統(tǒng)進行檢測。m序列是偽隨機序列的一種，它的顯著特點是： = 1 * GB3 隨機特性，有利于我們根據(jù)不同的信號對系統(tǒng)進跟蹤； = 2 * GB3 預(yù)先可確定性，有利于我們把實際所的信號與理想信號進行比照，改正錯誤； = 3 * GB3 循環(huán)特性，有利于信號的重復(fù)出現(xiàn)，防止因為噪聲干擾而對系統(tǒng)進行錯誤的判斷。因此它是一個比擬理想的隨機信號，在通信領(lǐng)域得到了廣泛運用。在這次設(shè)計中我用一種帶有兩個反應(yīng)抽頭的三級反應(yīng)移位存放器得到一串“1110010循環(huán)序列，并采取措施防止進

58、入全“0狀態(tài)，從而防止進入死循環(huán)。在有必要的時候可以通過更換時鐘頻率，方便地改變輸入碼元的速率。m序列產(chǎn)生器的電路結(jié)果如圖3.5所示。D QCLKD QCLK或 門異或門或非門D QCLK時鐘信號 圖3.5 m序列產(chǎn)生器在設(shè)計中，隨機序列產(chǎn)生器輸出的信號用作數(shù)字信號。同時，它也是數(shù)字選擇器中控制載頻通過的選擇信號。5跳變檢測在2FSK信號中，由于是由兩個頻率不同的正弦波交替出現(xiàn)。這樣就不可防止的會出現(xiàn)在兩個頻率波的相交出會有斷點現(xiàn)象，導(dǎo)致波形不連續(xù)。將跳變檢測引入正弦波信號的產(chǎn)生中，可以使每次基帶信號碼元的上升沿或下降沿到來時，對應(yīng)輸出波形位于正弦波的sin0處。此電路的設(shè)計主要是便于觀察，確

59、保示波器上顯示為一個連續(xù)的波形?；鶐盘柕奶儥z測可以有很多方法，在本設(shè)計中我選一種簡便的跳變檢測方案如圖3.6所示。這是一種便于在可編程邏輯器件中實現(xiàn)的方案。它是將當(dāng)前的碼元值與前一時刻的碼元值相異或，根據(jù)所得的結(jié)果是否為數(shù)字“1，從而得到是否會出現(xiàn)跳變。該電路的真值表如表3.1示?？梢郧宄目吹疆?dāng)結(jié)果輸出數(shù)字“1時發(fā)生跳變。跳變輸出D QCLK異或門基帶碼元時鐘信號圖3.6 信號跳變檢測電路當(dāng)前碼元值前一時刻碼元值異或值是否跳變000否011是101是110否表3.1 跳變檢測電路真值表6載波信號產(chǎn)生器用數(shù)字電路和DAC變換可以產(chǎn)生要求的模擬信號。根據(jù)抽樣定理可知，當(dāng)用模擬信號最大頻率2倍

60、以上的速率對該模擬信號采樣時，便可以將原模擬信號不失真地恢復(fù)出來。我們這次設(shè)計要求得到的是一個用來作為載波的正弦信號，實驗中對正弦波每個周期采樣100個點，即采樣速率為原正弦信號頻率的100倍，因此完全可以在信號接收端將原來正弦信號不失真地恢復(fù)出來，從而可以在接收端對ASK 信號正確的解調(diào)。經(jīng)D/A轉(zhuǎn)換后，可以在示波器上觀察到比擬理想的波形。這次設(shè)計中每個采樣點用8為量化編碼，即8為分辨率。采樣點的個數(shù)與分辨率的大小主要取決于CPLD器件的容量，其中分辨率的上下還與DAC的位數(shù)有關(guān)。在現(xiàn)在的許多實驗說明，采用8位分辨率和每周期100個采樣點可以到達理想效果。具體的正弦波信號產(chǎn)生器可以用狀態(tài)機來