EDA實(shí)驗(yàn)設(shè)計(jì)---直接頻率合成(DDS)設(shè)計(jì)

1、南京理工大學(xué) EDA設(shè)計(jì)（II） 1004220334-馬若飛 EDA實(shí)驗(yàn)報(bào)告-直接數(shù)字頻率合成器（DDS）設(shè)計(jì)學(xué)院專業(yè):電子工程與光電技術(shù)學(xué)院學(xué)生學(xué)號:1004220334學(xué)生姓名:馬若飛指導(dǎo)老師:蔣立平交稿時(shí)間:2012年12月20日Ø 摘要：直接數(shù)字合成（DDS）是一種數(shù)字式技術(shù)，產(chǎn)生的頻率和相位可調(diào)輸出信號引用到一個(gè)固定頻率時(shí)鐘源模塊的精度數(shù)字?jǐn)?shù)據(jù)技術(shù)。本質(zhì)上，參考時(shí)鐘脈沖頻率間隔分開一個(gè)DDS結(jié)構(gòu)提出的二進(jìn)制控制字。控制字通常是24到48位長，使 DDS的實(shí)施提供優(yōu)越的輸出頻率調(diào)諧分辨率。在日益競爭成本的今天，高性能，功能與作用相結(jié)合，DDS 產(chǎn)品正迅速地成為除傳統(tǒng)的高速頻

2、率的模擬合成器解決辦法之外的另一種選擇。高速，高性能，D/A變換器和DDS結(jié)構(gòu)到單片機(jī)(通常是一個(gè)完整DDS的解決辦法)上的綜合使這項(xiàng)技術(shù)能夠瞄準(zhǔn)廣泛應(yīng)用，而且在許多場合提供一種替代基于模擬的PLL合成器。在許多應(yīng)用中，使用DDS的解決方案擁有靈活的特性，相較模擬等效電路鎖相環(huán)頻率合成器它有一些獨(dú)特的優(yōu)勢。DDS 優(yōu)勢： 微赫茲的輸出頻率和相位調(diào)整功能，這些全部在數(shù)字控制下完成。 極其快的調(diào)相輸出頻率(或者相位),相位頻率連續(xù)無畸變/使未達(dá)到的相關(guān)模擬還原時(shí)間異常。 DDS數(shù)字化實(shí)現(xiàn)了消除了手工系統(tǒng)調(diào)諧的需要操控和零部件老化和溫度模擬合成器解決辦法。 DDS實(shí)現(xiàn)了數(shù)字的控制接口，當(dāng)它在處理器下

3、控制時(shí)系統(tǒng)可被遙控的環(huán)境變得容易、精確且盡可能完善。當(dāng)它作為一個(gè)相位合成器時(shí)，DDS能夠前所未有的匹配來控制I和Q的輸出。Ø 關(guān)鍵字：直接頻率合成器（DDS），任意的波形發(fā)生器，頻率計(jì)目 錄I、 正文3一、設(shè)計(jì)要求說明3二、方案論證3三、各模塊設(shè)計(jì)原理5 1、相位累加器5 2、建立ROM宏單元6 3、頻率控制與相位控制模塊11 4、動(dòng)態(tài)顯示模塊14 5、分頻模塊16 6、測頻模塊18 四、總裝圖20五、編程下載20II、結(jié)論21III、參考文獻(xiàn)22IV、實(shí)驗(yàn)感想22I、 正文一、 設(shè)計(jì)要求說明：本實(shí)驗(yàn)的內(nèi)容是使用DDS的方法設(shè)計(jì)一個(gè)任意頻率的正弦信號發(fā)生器，利用Quartus II完

4、成設(shè)計(jì)、仿真等工作，并進(jìn)行硬件測試。1、 基本要求：1） 利用QuartusII軟件和SmartSOPC實(shí)驗(yàn)箱實(shí)現(xiàn)DDS的設(shè)計(jì)。2） 利用實(shí)驗(yàn)箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號轉(zhuǎn)換為模擬信號，能夠通過示波器觀察到正弦波形。3） 通過開關(guān)輸入DDS的頻率和相位控制字，可分別對波形的頻率和相位進(jìn)行調(diào)節(jié)，并能用示波器觀察加以驗(yàn)證。4） 設(shè)計(jì)實(shí)現(xiàn)一個(gè)頻率計(jì)，可對波形頻率加以測量，同時(shí)和示波器上顯示的頻率進(jìn)行對比，絕對誤差不能超過1Hz。2、 擴(kuò)展要求：1） 設(shè)計(jì)能輸出多種波形(三角波、鋸齒波、方波等)的多功能波形發(fā)生器，并能通過開關(guān)對各種波形進(jìn)行轉(zhuǎn)換。2） 當(dāng)ROM中只存儲1/4個(gè)波形的時(shí)候，

5、也能設(shè)計(jì)輸出完整的波形。3） 可對輸出的兩路相位差進(jìn)行測量，并且在數(shù)碼管上顯示。二、 方案論證：DDS即Direct Digital Synthesizer 數(shù)字合成器，是一種新型頻率合成技術(shù)。具有相對帶寬大、頻率轉(zhuǎn)換時(shí)間短、分辨力高、相位連續(xù)性好等優(yōu)點(diǎn)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，廣泛應(yīng)用于通訊領(lǐng)域。DDS的基本結(jié)構(gòu)如圖2.1所示，主要由相位累加器、相位調(diào)制器、正弦波數(shù)據(jù)表（ROM）、D/A轉(zhuǎn)換器構(gòu)成。相位累加器由N位加法器N位寄存器構(gòu)成。每來一個(gè)時(shí)CLOCK，加法器就將頻率控制字fword與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果又反饋送至累加寄存器的數(shù)據(jù)輸入端，以使加法器在

6、下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，由D/A轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)換成模擬信號輸出，DDS信號波程示意圖如圖2.2所示。由于相位累加器為N位，相當(dāng)于把正弦信號在相位上的精度定為N位（N的取值范

7、圍一般為2432）,所以分辨率為1/2N。若系統(tǒng)時(shí)鐘頻率為Fclk，頻率控制字fword為1，則輸出頻率為Fout=Fclk/2N,這個(gè)頻率相當(dāng)于“基頻”。若fword 為B，則輸出頻率為：當(dāng)系統(tǒng)輸入時(shí)鐘頻率Fclk不變時(shí)，輸出信號頻率為頻率控制字M所決定。由上式可得：其中B為頻率字，注意B要取整，有時(shí)會(huì)有誤差。選取ROM的地址（即相位累加器的輸出數(shù)據(jù)）時(shí)，可以間隔選項(xiàng)，相位寄存器輸出的位數(shù)M一般取1016位，這種截取方法稱為截?cái)嗍接梅ǎ詼p少ROM的容量。M太大會(huì)導(dǎo)致ROM容量的成倍一升，面輸出精度受D/A位數(shù)的限制未有很大改善。圖2.1 DDS的基本結(jié)構(gòu)圖ROMD/A低通濾波器相位累加器

8、圖2.2 DDS工作流程示意圖三、 各模塊設(shè)計(jì)原理：1、 相位累加器：累加器由一個(gè)全加器和一個(gè)寄存器構(gòu)成。從功能上看寄存器即是將輸入的數(shù)據(jù)暫存，然后延時(shí)一個(gè)時(shí)鐘頻率后輸出。可通過VHDL語言當(dāng)中的IF語句實(shí)現(xiàn)。所以全加器和寄存器可以通過VHDL語言集成在一起，形成累加器。在累加的過程中，對頻率控制字進(jìn)行累加，對相位控制字只加一次。整個(gè)累加器用VHDL語言描述如下：-累加器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity leijia2 isport( clk :in std_logic

9、; ad_fw :in std_logic_vector(11 downto 0); -頻率控制字 ad_pw :in std_logic_vector(11 downto 0); -相位控制字 result :buffer std_logic_vector(11 downto 0) ); end leijia2;architecture maxpld of leijia2 issignal res:std_logic_vector(11 downto 0);beginprocess(clk,ad_fw,ad_pw) begin if rising_edge(clk) then res<

10、=res+ad_fw; result<=res+ad_pw; end if;end process;end maxpld;累加器集成后的模塊為：累加器仿真波形為：2、 建立ROM宏單元：1） 啟動(dòng)Quartus II建立一個(gè)空白文件（Block Diagram/Schematic File）；2） 雙擊頁面，出現(xiàn)如圖3.1的窗口，在Name輸入欄里輸入lpm_rom，點(diǎn)擊“OK”；3） 出現(xiàn)如圖3.2的窗口。選擇VHDL，自行選擇文件保存路徑及文件名，點(diǎn)擊Next；4） 出現(xiàn)如圖3.3的窗口。本實(shí)驗(yàn)選擇10 bits和4096 words（即12位）。點(diǎn)擊Next，出現(xiàn)如圖3.4的窗口，

11、不作任何設(shè)置，點(diǎn)擊Next；5） 出現(xiàn)如圖3.5的窗口。在File Name 內(nèi)選擇生成ROM中數(shù)據(jù)的mif文件（下面將具體闡述如何生成此文件）。點(diǎn)擊finish 即可生成ROM宏單元。圖 3.1圖 3.2圖 3.3圖 3.4圖 3.56） 新建ROM宏單元初始化mif文件:mif 文件有兩種生成方式，第一種是 File->New->Other Files 選中Memory Initialization file。之后會(huì)生成一個(gè)類似 Excel 的表單，我們只需要在每個(gè)的地址位置上填上相應(yīng)的數(shù)據(jù)即可。如圖3.6所示。圖 3.6由于這手工填寫的方法非常費(fèi)時(shí)，所以最好的方法就是參照mi

12、f文件的格式，用程序或軟件自動(dòng)生成一個(gè)mif文件，即是所說的第二種方法。在此介紹用C+語言生成ROM數(shù)據(jù)的方法，下面是產(chǎn)生ROM數(shù)據(jù)值的C+程序：#include "stdio.h"#include "math.h"int main(int argc, char *argv) int i=0; double s=0; for(i=0; i<4096; i+) /生成的波形表一個(gè)周期4096個(gè)點(diǎn) s=sin(atan(1)*8*i/4096); /atan(1)*8=2pi printf("%d: %x; n", i,(int)(

13、s+1)*1023/2);/數(shù)據(jù)寬度10位 return 0;把述程序保存為romgen.cpp編譯執(zhí)行后，在Debug里邊會(huì)生成一個(gè)可執(zhí)行文件可執(zhí)行文件romgen.exe。在DOS命令下執(zhí)行：Romgen>sine.mif; /運(yùn)行時(shí)要在romgen.exe文件所在的目錄下生成sine.mif文件用記事本打開，加上如下所示的mif 文件的頭部說明即可：DEPTH=4096; -數(shù)據(jù)個(gè)數(shù)為4096個(gè)WIDTH=10; -數(shù)據(jù)寬度為10bitsADDRESS_RADIX=DEC; -地址以10制顯示DATA_RADIX=HEX; -數(shù)據(jù)以16進(jìn)制顯示CONTENTBEGIN -ROM的數(shù)

14、據(jù)，每個(gè)數(shù)據(jù)必須占用一行，否則會(huì)錯(cuò) ENDROM模塊為圖為：用相同的方法可實(shí)現(xiàn)余弦波、三角波、鋸齒波的ROM。3、 頻率控制與相位控制模塊：頻率控制與相位控制一樣，均是由一個(gè)模100計(jì)數(shù)器和一個(gè)BCD-二進(jìn)制碼轉(zhuǎn)換器組成。模100計(jì)數(shù)器輸出的是0100的BCD碼，通過顯示譯碼器之后可在數(shù)碼管上顯示。把模100計(jì)數(shù)器輸出的BCD碼輸入BCD-二進(jìn)制碼轉(zhuǎn)換器之后再分別輸入到累加器的頻率（ad_fw）、相位控制（ad_pw）端相加，就可實(shí)現(xiàn)對頻率和相位的調(diào)節(jié)。1） 模100計(jì)數(shù)器由VHDL代碼實(shí)現(xiàn)，具有清零功能，可級聯(lián)。用VHDL語言描述如下：-模100計(jì)數(shù)器library ieee;use iee

15、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY cntm100 ISPORT(ci :in std_logic; -進(jìn)位信號，輸入 nreset :in std_logic; -清零信號（異步清零,低位有效），輸入 clk :in std_logic; -時(shí)鐘信號（下降沿觸發(fā)），輸入 co :out std_logic; -進(jìn)位信號，輸出 qh :buffer std_logic_vector(3 downto 0); -高位，輸出 ql :buffer std_logic_vector(3 downto 0) -低位，輸

16、出);END cntm100;ARCHITECTURE behave OF cntm100 ISBEGINco<='1' when (qh="1001" and ql="1001" and ci='1') else '0'PROCESS(clk, nreset) BEGIN IF(nreset='0')THEN qh<="0000" ql<="0000" ELSIF(clk 'EVENT AND clk='0'

17、)THEN if(ci='1') then if(ql=9) then ql<="0000" if(qh=9) then qh<="0000" else qh<=qh+1; end if; else ql<=ql+1; end if; end if; END IF; -END IF_resetEND PROCESS;END behave;模100計(jì)數(shù)器集成后模塊為：模100計(jì)數(shù)器仿真波形為：1） BCD-二進(jìn)制譯碼器由兩個(gè)74184譯碼器組成。此處應(yīng)該注意的是，由于計(jì)數(shù)器只能模100，譯出的二進(jìn)制碼為只需7位，而R

18、OM為12位。為了使接口匹配，我們可以在譯出的二進(jìn)制碼前面加0或者在其后面加0。由于ROM中有4096（212）個(gè)樣點(diǎn)。移相100位很不明顯，也達(dá)不到設(shè)計(jì)要求。所以對于相位控制字在譯碼的時(shí)候我們在輸出的二進(jìn)制碼后面添0，對于頻率控制字在輸出二進(jìn)制碼前面添0即可。BCD-二進(jìn)制譯碼器的74184組裝圖為：BCD-二進(jìn)制譯碼器仿真波形為【BCD碼（50）-二進(jìn)制碼（0110010）】：BCD-二進(jìn)制譯碼器集成后模塊為：這就是模100計(jì)數(shù)器和BCD-二進(jìn)制碼譯碼器連接在一起即組成頻率（相位）控制模塊。4、 動(dòng)態(tài)顯示模塊：動(dòng)太顯示模塊由兩部分構(gòu)成，一是七選一控制電路，二是七段數(shù)碼管顯示譯碼器7447。

19、理論上給七選一控制電路一個(gè)大于50Hz的頻率（此處我們給1KHz），由于人眼的視覺暫留效應(yīng)，我們?nèi)匀豢梢钥吹剿袛?shù)碼管均顯示。七選一控制電路由VHDL代碼實(shí)現(xiàn)，通進(jìn)修改代碼，最高可實(shí)現(xiàn)八路同時(shí)顯示。用VHDL語言描述如下：-七選一的控制電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SEL ISPORT(CLK : IN STD_LOGIC; RST : IN STD_LOGIC; QIN1 : IN STD_LOGIC_

20、VECTOR(3 DOWNTO 0); QIN2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QIN3 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QIN4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QIN5 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QIN6 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QIN7 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); QOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

21、 SEL : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END SEL;ARCHITECTURE BEHAVE OF SEL ISBEGIN PROCESS(CLK,RST) VARIABLE CNT:INTEGER RANGE 0 TO 6; BEGIN IF(RST='0') THEN CNT:=0; SEL<="00000000" QOUT<="0000" ELSIF CLK 'EVENT AND CLK='1' THEN IF CNT=6 THEN CNT:=0; ELS

22、E CNT:=CNT+1; END IF; CASE CNT IS WHEN 0=>QOUT<=QIN1; SEL <="11111110" WHEN 1=>QOUT<=QIN2; SEL <="11111101" WHEN 2=>QOUT<=QIN3; SEL <="11111011" WHEN 3=>QOUT<=QIN4; SEL <="11110111" WHEN 4=>QOUT<=QIN5; SEL <="1

23、1101111" WHEN 5=>QOUT<=QIN6; SEL <="11011111" WHEN 6=>QOUT<=QIN7; SEL <="10111111" WHEN OTHERS=>QOUT<=QIN1; SEL <="11111111" END CASE; END IF; END PROCESS;END BEHAVE;七選一電路集成模塊為：動(dòng)態(tài)顯示模塊組裝圖為：動(dòng)態(tài)顯示集成模塊圖為：動(dòng)態(tài)顯示仿真圖為（對QIN1=2時(shí)進(jìn)行動(dòng)顯譯碼）：5、 分頻模塊：分頻器由VH

24、DL編譯形成。主要編程思想是，設(shè)計(jì)一個(gè)變量用來計(jì)數(shù)，變量來的范圍由分頻數(shù)決定。前一半計(jì)數(shù)范圍內(nèi)使輸出為0，后一半計(jì)數(shù)范圍內(nèi)使輸出為1，即可實(shí)現(xiàn)分頻，且占空比為50%。利用該思想，可輕易地對輸入頻率進(jìn)行任意分頻。本實(shí)驗(yàn)分頻器可分出2KHz、1KHz、2Hz、1Hz、1MHz和0.5Hz的頻- 18 -率。用VHDL語言描述如下：-分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin1 is port(clk_in,reset : in std_logic;clk_out0

25、,clk_out1,clk_out2,clk_out3,clk_out4,clk_out5 :out std_logic);end fenpin1;architecture structure of fenpin1 isconstant count0:integer:=24000;constant count1:integer:=48000;constant count2:integer:=24000000;constant count3:integer:=48000000;constant count4:integer:=48;constant count5:integer:=9600000

26、0;begindivide_clk:process(clk_in,reset)variable n0:integer range 0 to 23999; variable n1:integer range 0 to 47999;variable n2:integer range 0 to 23999999;variable n3:integer range 0 to 47999999;variable n4:integer range 0 to 47;variable n5:integer range 0 to 95999999;beginif (reset='1')thenn

27、0:=0; n1:=0; n2:=0; n3:=0;clk_out0<='0' clk_out1<='0' clk_out2<='0' clk_out3<='0'clk_out4<='0'clk_out5<='0'elsif falling_edge(clk_in)thenif(n0<(count0/2)thenclk_out0<='0'n0:=n0+1;elsif(n0<count0)thenclk_out0<='

28、1'n0:=n0+1;elsen0:=0;end if; -2KHzif(n1<(count1/2)thenclk_out1<='0'n1:=n1+1;elsif(n1<count1)thenclk_out1<='1'n1:=n1+1;elsen1:=0;end if; -1KHzif(n2<(count2/2)thenclk_out2<='0' n2:=n2+1;elsif(n2<count2)thenclk_out2<='1'n2:=n2+1;elsen2:=0;end

29、if; -2Hzif(n3<(count3/2)thenclk_out3<='0'n3:=n3+1;elsif(n3<count3)thenclk_out3<='1'n3:=n3+1;elsen3:=0;end if; -1Hzif(n4<(count4/2)thenclk_out4<='0'n4:=n4+1;elsif(n4<count4)thenclk_out4<='1'n4:=n4+1;elsen4:=0;end if; -1MHz if(n5<(count5/2)the

30、nclk_out5<='0'n5:=n5+1;elsif(n5<count5)thenclk_out5<='1'n5:=n5+1;elsen5:=0;end if; -0.5Hzend if;end process divide_clk;end architecture structure;分頻器集成模塊圖為：分頻器仿真圖為：6、 測頻模塊：測頻模塊主要由兩部分構(gòu)成。一是模60K（本設(shè)計(jì)中頻率最高為50K）的計(jì)數(shù)器，二是鎖存器。模60K計(jì)數(shù)器由一個(gè)模60的計(jì)數(shù)器和一個(gè)模1000的計(jì)數(shù)器級聯(lián)而成，前面已經(jīng)講過計(jì)數(shù)器的設(shè)計(jì)方法，這里不再贅述。至于鎖

31、存器即是將輸入延時(shí)之后輸出，用一個(gè)IF語句，條件為上升沿（或下降沿）到來即可實(shí)現(xiàn).鎖存器的時(shí)鐘端輸入0.5Hz的頻率，同時(shí)將0.5Hz頻率進(jìn)行反相延時(shí)之后輸入模60K計(jì)數(shù)器的清零端。那么在2秒中之內(nèi)，有1秒鐘計(jì)數(shù)器在計(jì)數(shù)，1秒鐘計(jì)數(shù)在清零。同時(shí)由于計(jì)數(shù)器中輸入的0.5Hz經(jīng)過了反相延時(shí)，所以正當(dāng)計(jì)數(shù)器清零的時(shí)候鎖存器將所計(jì)的1秒鐘的脈沖個(gè)數(shù)（即是頻率）鎖存并輸出到數(shù)碼管顯示。鎖存器用VHDL語言描述如下：-鎖存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY suocun ISPOR

32、T(LOAD :IN STD_LOGIC; DIN5 :IN STD_LOGIC_VECTOR(3 DOWNTO 0); DIN4 :IN STD_LOGIC_VECTOR(3 DOWNTO 0); DIN3 :IN STD_LOGIC_VECTOR(3 DOWNTO 0); DIN2 :IN STD_LOGIC_VECTOR(3 DOWNTO 0); DIN1 :IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT5 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT4 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); D

33、OUT3 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT1 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END;ARCHITECTURE BEHAVIOR OF suocun IS BEGIN PROCESS(LOAD,DIN1,DIN2,DIN3) BEGIN IF (LOAD 'EVENT AND LOAD='1') THEN DOUT5<=DIN5; DOUT4<=DIN4; DOUT3<=DIN3; DO

34、UT2<=DIN2; DOUT1<=DIN1; END IF; END PROCESS; END BEHAVIOR;測頻器的總裝圖為：24測頻器仿真圖為（圖中顯示頻率為49Hz）：封裝如下：四、 總裝圖：各模塊設(shè)計(jì)完成之后，對各模塊按照圖2.1所示的頂層圖進(jìn)行總裝、調(diào)試?？傃b圖如下：五、 編程下載：1、分配管腳在打開的Quartus II 7.0窗口中，選擇“Assignments-Pins”，在Location下拉選擇相應(yīng)的管腳或直接輸入相應(yīng)的管腳號。管腳分配圖如下：2、安全設(shè)置選擇“Assignments-Setting”，在Device&Pin Options中點(diǎn)擊Unused Pins標(biāo)簽頁，設(shè)置不用的管腳為三態(tài)。3、全程編譯選擇“Processing”，在其下拉菜單中選擇“Start Compilation”進(jìn)行全程編譯。4、下載點(diǎn)擊工具欄上的 按鈕，在Hardware Setup中點(diǎn)擊Add Hardware按鈕，選定OK，將Hardware Setup改為ByteBlasterLPT1。在Program/configure列下的復(fù)選框中打勾后，點(diǎn)擊