數(shù)字集成電路存儲單元61ppt

1、存儲器和陣列結構設計. 1本章重點本章重點存儲器的分類和結構存儲器的分類和結構只讀、非易失性及讀寫存儲器的數(shù)據(jù)存儲單元只讀、非易失性及讀寫存儲器的數(shù)據(jù)存儲單元外圍電路外圍電路靈敏放大器、譯碼器、驅動器和時序產生靈敏放大器、譯碼器、驅動器和時序產生器器存儲器設計中的功耗和可靠性問題存儲器設計中的功耗和可靠性問題存儲器和陣列結構設計. 21 1 引言引言密集的數(shù)據(jù)存儲電路是數(shù)字電路或系統(tǒng)設計者的主要考密集的數(shù)據(jù)存儲電路是數(shù)字電路或系統(tǒng)設計者的主要考慮之一慮之一將存儲單元組成大的陣列，這可以使外圍電路的開銷最將存儲單元組成大的陣列，這可以使外圍電路的開銷最小并增加存儲密度小并增加存儲密度本章的意義在

2、于它應用了大量前幾章中介紹過的電路技本章的意義在于它應用了大量前幾章中介紹過的電路技術術存儲器設計可以看成一個高性能、高密度和低功耗電路存儲器設計可以看成一個高性能、高密度和低功耗電路的設計實例的設計實例存儲器和陣列結構設計. 31.1 1.1 存儲器分類存儲器分類時序參數(shù)時序參數(shù)讀出時間讀出時間/寫入時間寫入時間/讀周期讀周期/寫周期寫周期Write c y c l eRead ac c e s sRead ac c e s sRead cy c l eWrite a c c e s sData wr i t t e nData va l i dDATAWRITEREAD存儲器和陣列結構設計

3、. 4半導體存儲器分類半導體存儲器分類Read-Write MemoryNon-VolatileRead-WriteMemoryRead-Only MemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAM DRAMMask-ProgrammedProgrammable (PROM)FIFOShift RegisterCAMLIFO存儲器和陣列結構設計. 51.2 1.2 存儲器總體結構和單元模塊存儲器總體結構和單元模塊Word 0Word 1Word 2WordN22WordN21StoragecellM bitsM bitsN wordsS

4、0S1S2SN22A0A1AK21K5log2NSN21Word 0Word 1Word 2WordN22WordN21StoragecellS0Input-Output(M bits)Intuitive architecture for N x M memoryToo many select signals:N words = N select signals（直接實現(xiàn)）（直接實現(xiàn)）K = log2NDecoder reduces the number of select signalsInput-Output(M bits)Decoder存儲器和陣列結構設計. 6存儲陣列存儲陣列Row D

5、ec o d e rBit lin e2L2KWord li n eAKAK1 1AL2 1A0M.2KAK2 1Sense a m p l i f ie rs / DriversColumn d e c o derInput-O u t p u t(M bits)Storage c e l lProblem: ASPECT RATIO or HEIGHT WIDTHAmplify swing torail-to-rail amplitudeSelects appropriateword存儲器和陣列結構設計. 7層次化的存儲結構層次化的存儲結構優(yōu)點：優(yōu)點：1 1、本地字線和位線的長度較短、本地

6、字線和位線的長度較短2 2、快地址只用來激活被尋址的塊、快地址只用來激活被尋址的塊節(jié)省功耗節(jié)省功耗Globalamplifi e r / d riv erControlcircuit r yGlobal d a t a bu sBlock s e l e c torBlock 0RowaddressColumnaddressBlockaddressBlockiBlockP2 1I/O存儲器和陣列結構設計. 8Subglobal row decoderGlobal row decoderSubglobal row decoderBlock 30Block 31128 K Array Block

7、0Block 1ClockgeneratorCS, WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoder and block selectorBit line loadTransfer gateColumn decoderSense amplifier and write driverLocal row decoderHirose90 例例12.2 12.2 層次化的存儲結構層次化的存儲結構 4M 位位SRAM存儲器存儲器存儲器和陣列結構設計.

8、 9CAMCAM存儲器存儲器Address D e c ode rData (6 4 b i ts)I/O Buf f e r sCompara n dCAM Arr a y29 words3 64 bit sMaskControl L o g icR/W Add r e s s (9 bits )Command s29 Validi t y B itsPriorit y E n cod er支持支持3種工作模式：讀、寫和種工作模式：讀、寫和匹配匹配存儲器和陣列結構設計. 10存儲器時序存儲器時序DRAM DRAM 時序時序多路分時尋址技術多路分時尋址技術AddressbusRASRAS-CA

9、S timingRow Add r e s sAddressBusAddress t r a nsi tioninitiat e s m e mo ry op erationAddressColumn A d d r essCASSRAM SRAM 時序時序自定時技術自定時技術存儲器和陣列結構設計. 112 2 存儲器內核存儲器內核只讀存儲器只讀存儲器NOR ROM / NAND ROM非易失性讀寫存儲器非易失性讀寫存儲器EPROM / EEPROM / Flash讀寫存儲器讀寫存儲器SRAM / DRAM存儲器和陣列結構設計. 122.1 2.1 只讀存儲器只讀存儲器工作原理工作原理 優(yōu)缺點

10、比較優(yōu)缺點比較WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二極管二極管ROMROMMOS ROM1MOS ROM1MOS ROM2MOS ROM2圖圖12.9 ROM12.9 ROM的的1 1和和0 0單元的不同實現(xiàn)方式單元的不同實現(xiàn)方式存儲器和陣列結構設計. 13思考題思考題12.1 MOS NOR ROM12.1 MOS NOR ROM陣列陣列確定圖確定圖12.10的的ROM中存放在地址中存放在地址0、1、2和和3處的數(shù)據(jù)值處的數(shù)據(jù)值注意：圖中如何使電源線在相鄰單元之間共享而減少了它們的用量注意：圖中如何使電源線在相鄰單元之間共享而減少了它們的用量WL0VDDBL0WL

11、1WL2WL3VbiasBL1Pull-down loadsBL2BL3VDD存儲器和陣列結構設計. 14思考題思考題12.2 MOS NOR ROM12.2 MOS NOR ROM存儲器陣列存儲器陣列確定圖確定圖12.11的的ROM中存放在地址中存放在地址0、1、2和和3處的數(shù)據(jù)值處的數(shù)據(jù)值WL0GNDBL0WL1WL2WL3VDDBL1Pull-up devicesBL2BL3GND存儲器和陣列結構設計. 15ROMROM存儲器編程存儲器編程存儲單元和上拉晶體管尺寸的問題存儲單元和上拉晶體管尺寸的問題噪聲容限換取性能噪聲容限換取性能ACTIVE和和CONTACT編程方式的比較編程方式的比較

12、Cell注意在布線注意在布線GNDGND信號時采用了擴散區(qū)信號時采用了擴散區(qū)PolysiliconMetal1DiffusionMetal1 on Diffusion存儲器和陣列結構設計. 16單元的大部分面積用于位線接觸和接地連接單元的大部分面積用于位線接觸和接地連接解決方案：采用不同的存儲器結構解決方案：采用不同的存儲器結構 未被選中的行，字線全部為高電平未被選中的行，字線全部為高電平 WL0WL1WL2WL3VDDPull-up devicesBL 3BL 2BL 1BL 0思考題思考題12.31 MOS NAND ROM12.31 MOS NAND ROM確定圖確定圖12.13的的RO

13、M中存放在地址中存放在地址0、1、2和和3處的數(shù)據(jù)值處的數(shù)據(jù)值存儲器和陣列結構設計. 17NAND結構的主要優(yōu)點結構的主要優(yōu)點(a) (a) 采用采用Metal-1Metal-1層編程層編程 (b) (b) 采用降低閾值注入采用降低閾值注入CellPolysiliconMetal1DiffusionMetal1 on Diffusion存儲器和陣列結構設計. 18思考題思考題12.3 NOR12.3 NOR和和NAND ROMNAND ROM的電壓擺幅的電壓擺幅假設圖假設圖12.12和圖和圖12.14中的版圖采用我們標準的中的版圖采用我們標準的0.25 m CMOS工藝實現(xiàn)，工藝實現(xiàn)， 確定確

14、定PMOS上拉器件的尺寸使最壞情況下上拉器件的尺寸使最壞情況下VOL 1.5V(VDD=2.5V)。這相當。這相當于字線擺幅為于字線擺幅為1V。確定。確定8 8和和512 512陣列的值陣列的值1. NOR ROM因為每次最多只有一個晶體管可以導通，所以因為每次最多只有一個晶體管可以導通，所以VOL的值與陣列尺寸無關，的值與陣列尺寸無關，也與陣列編程無關。也與陣列編程無關。所要求的所要求的PMOS器件的尺寸器件的尺寸(W/L)p=5.242. NAND ROM由于是串聯(lián)鏈，由于是串聯(lián)鏈， VOL的值與存儲器尺寸的值與存儲器尺寸(行數(shù)行數(shù))及編程都有關及編程都有關對于對于(8 8)陣列：陣列：=

15、0.49對于對于(512 512)陣列：陣列：=0.0077所以，所以，NAND ROMNAND ROM很少用于很少用于8 8行或行或1616行以上的陣列中行以上的陣列中存儲器和陣列結構設計. 19思考題思考題12.4 12.4 字線和位線的寄生參數(shù)字線和位線的寄生參數(shù)考慮考慮512 512陣列的情形陣列的情形1. NOR ROM 字線寄生參數(shù)字線寄生參數(shù) 線電容和柵電容線電容和柵電容 線電阻線電阻(多晶硅多晶硅) 位線寄生參數(shù)位線寄生參數(shù) 電阻不起作用電阻不起作用(鋁線鋁線) 漏電容和柵漏電容漏電容和柵漏電容ROMROM的瞬態(tài)性能的瞬態(tài)性能瞬態(tài)響應的定義瞬態(tài)響應的定義存儲陣列的大部分延時來自

16、互連寄生參數(shù)存儲陣列的大部分延時來自互連寄生參數(shù)VDDCbitrwordcwordWLBL存儲器和陣列結構設計. 202. NAND ROM 字線寄生參數(shù)字線寄生參數(shù) 同同 NOR ROM 位線寄生參數(shù)位線寄生參數(shù) 串聯(lián)晶體管鏈的電阻串聯(lián)晶體管鏈的電阻 漏漏/源和整個柵電容源和整個柵電容VDDCLrwordcwordcbitrbitWLBL存儲器和陣列結構設計. 21例例12.5 12.5 一個一個512512 512 NOR ROM512 NOR ROM的傳播延時的傳播延時1. 含有含有M個單元的分布個單元的分布rc線的字線延時線的字線延時 tword = 0.38(rword cword)

17、M2 = 0.38(17.5 (0.049+0.75)fF)5122 = 1.4ns2. 對于位線，它的響應時間取決于翻轉方向。假設有一個對于位線，它的響應時間取決于翻轉方向。假設有一個(0.5/0.25)下拉下拉器件和一個器件和一個(1.3125/0.25)上拉晶體管上拉晶體管 Cbit = 512 (0.8+0.009)fF = 0.46pF tHL = 0.69(13k/2|31k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns說明：字線延時起主要作用。它幾乎全部來自多晶線的大電阻說明：字線延時起主要作用。它幾乎全部來自多

18、晶線的大電阻利用計算數(shù)據(jù)和等效模型，可以推導出存儲器內核及其部件的傳播利用計算數(shù)據(jù)和等效模型，可以推導出存儲器內核及其部件的傳播延時的估計值延時的估計值解決字線延時問題解決字線延時問題從兩端驅動地址線和采用金屬旁路線從兩端驅動地址線和采用金屬旁路線仔細分割存儲器成許多尺寸合適的子塊以均衡字線和位線的延時仔細分割存儲器成許多尺寸合適的子塊以均衡字線和位線的延時存儲器和陣列結構設計. 22例例12.6 12.6 一個一個512512 512 512 NAND ROMNAND ROM的傳播延時的傳播延時1. 字線延時與字線延時與NOR的情況相似的情況相似 tword = 0.38(rword cwo

19、rd)M2 = 0.38(15 (0.049+0.56)fF)5122 = 1.3ns2. 關于位線延時，最壞情況發(fā)生在當整個一列除一個單元以外都存放關于位線延時，最壞情況發(fā)生在當整個一列除一個單元以外都存放0并且最下面的晶體管導通時。并且最下面的晶體管導通時。(忽略上拉晶體管的影響忽略上拉晶體管的影響) tHL = 0.38 8.7k 0.85fF 5112=0.73 s tLH = 0.69(31k/0.0077)(511 0.85fF) = 1.2 s說明：這些延時在大多數(shù)情況下顯然是不能接受的。把存儲器分割成較說明：這些延時在大多數(shù)情況下顯然是不能接受的。把存儲器分割成較小的模塊似乎是

20、唯一合理的選擇小的模塊似乎是唯一合理的選擇存儲器和陣列結構設計. 23功耗與預充電的存儲陣列功耗與預充電的存儲陣列 NAND和和NOR結構繼承了偽結構繼承了偽NMOS門的所有缺點：門的所有缺點：有比邏輯有比邏輯VOL是由上拉和下拉器件的尺寸比決定的是由上拉和下拉器件的尺寸比決定的靜態(tài)功耗靜態(tài)功耗當輸出為低電平時，在電源軌線之間存在靜態(tài)電流通路當輸出為低電平時，在電源軌線之間存在靜態(tài)電流通路例例12.7 NOR ROM12.7 NOR ROM的靜態(tài)功耗的靜態(tài)功耗考慮考慮(512 512)NOR ROM的情況?？梢院侠淼丶僭O平均有的情況?？梢院侠淼丶僭O平均有50的輸出是的輸出是低電平。假設靜態(tài)電流

21、大約等于低電平。假設靜態(tài)電流大約等于0.21mA(輸出電壓為輸出電壓為1.5V時時)。這意味著。這意味著在沒有任何操作時，總靜態(tài)功耗為在沒有任何操作時，總靜態(tài)功耗為(512/2) 0.21mA 2.5V=0.14W存儲器和陣列結構設計. 24解決方案：采用預充電邏輯解決方案：采用預充電邏輯WL0GNDBL0WL1WL2WL3VDDBL1Precharge devicesBL2BL3GND prePMOS預充電器件的尺寸可以按需要設預充電器件的尺寸可以按需要設計得較大，而時鐘的設計變得更加困難計得較大，而時鐘的設計變得更加困難存儲器和陣列結構設計. 252.2 2.2 非易失性讀寫存儲器非易失性

22、讀寫存儲器浮柵晶體管浮柵晶體管多了一個額外的多晶硅條插在柵和溝道之間，因而稱為浮柵多了一個額外的多晶硅條插在柵和溝道之間，因而稱為浮柵Floating gateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面圖器件截面圖 電路符號電路符號存儲器和陣列結構設計. 26它的閾值電壓是可編程的它的閾值電壓是可編程的0 V5 V0 VDS5 V2.5 V5 VDS20 V10 V5 V20 VDS雪崩注入雪崩注入移去編程電壓后移去編程電壓后電荷仍被捕獲電荷仍被捕獲編程形成了較高編程形成了較高的閾值的閾值VT“ 0”-state“ 1”-stateDVTVWLVGS

23、“ON”“OFF”ID由于浮柵為由于浮柵為SiO2所包圍，而所包圍，而SiO2是一個極好的絕緣體，是一個極好的絕緣體，所以被捕獲的電荷可以在浮所以被捕獲的電荷可以在浮柵上存放許多年，即使在電柵上存放許多年，即使在電源電壓被移去之后也是如此，源電壓被移去之后也是如此，這就是這就是易失性存儲的機理易失性存儲的機理存儲器和陣列結構設計. 27可擦除可編程只讀存儲器可擦除可編程只讀存儲器(EPROM)(EPROM)優(yōu)點優(yōu)點結構簡單、密度極高、可以低成本來生產大容量存儲器結構簡單、密度極高、可以低成本來生產大容量存儲器缺點缺點擦除過程慢、有限的耐久性、編程過程功耗很大擦除過程慢、有限的耐久性、編程過程功

24、耗很大擦除過程必須在擦除過程必須在“系統(tǒng)外系統(tǒng)外”進行進行存儲器和陣列結構設計. 28電擦除可編程只讀存儲器電擦除可編程只讀存儲器(EEPROM)(EEPROM)Floating gateSourceSubstratepGateDrainn1n120 30 nm10 nm-10 V10 VIVGDWLBLVDD存儲器和陣列結構設計. 29快閃電擦除可編程只讀存儲器快閃電擦除可編程只讀存儲器(Flash)(Flash)應用最普遍的非易失性存儲器結構應用最普遍的非易失性存儲器結構是是EPROM和和EEPROM方法的組合方法的組合一次擦除許多存儲單元一次擦除許多存儲單元Flash概念的來源概念的來源

25、Control gateerasurep-substrateFloating gateThin tunneling oxiden1 sourcen1 drainprogramming存儲器和陣列結構設計. 30SD12 VGcellarrayBL0BL1openopenWL0WL10 V0 V12 VNOR Flash 存儲器的基本操作存儲器的基本操作A. 擦除操作擦除操作存儲器和陣列結構設計. 31SD12 V6 VGBL0BL16 V 0 VWL0WL112 V0 V0 VNOR Flash 存儲器的基本操作存儲器的基本操作B. 寫操作寫操作存儲器和陣列結構設計. 325 V1 VGSDB

26、L0BL11 V 0 VWL0WL15 V0 V0 VNOR Flash 存儲器的基本操作存儲器的基本操作C. 讀操作讀操作存儲器和陣列結構設計. 33非易失性存儲器的新趨勢非易失性存儲器的新趨勢多位存儲的非易失性存儲器多位存儲的非易失性存儲器FRAMMRAM非易失性讀寫存儲器非易失性讀寫存儲器小結小結存儲器和陣列結構設計. 342.3 2.3 讀寫存儲器讀寫存儲器(RAM)(RAM)靜態(tài)隨機存取存儲器靜態(tài)隨機存取存儲器(SRAM)(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ存儲器和陣列結構設計. 35例題例題12.8 CMOS SRAM12.8 CMOS SRAM讀操作讀操作W

27、LBLVDDM5M6M4M1VDDVDDVDDBLQ= 1Q= 0CbitCbitCRVVCRCRVVVVVVVkVVVVVkTnDDDSATnTnDDM,nDSATnDSATnTnDDM,nDSATn2222125122 存儲器和陣列結構設計. 36000.20.40.60.811.20.5Voltage rise V11.2 1.52Cell Ratio (CR)2.53Voltage Rise (V)CMOS SRAM CMOS SRAM 分析分析( (讀操作讀操作) )存儲器和陣列結構設計. 37例題例題12.9 CMOS SRAM12.9 CMOS SRAM寫操作寫操作BL= 1BL

28、= 0Q= 0Q= 1M1M4M5M6VDDVDDWL2222222426DSATpDSATpVVVVPRVVVVVVVVVkVVVVkDSATpTpDDnpTnDDTnDDQDSATpTpDDM,pQQTnDDM,n 存儲器和陣列結構設計. 38CMOS SRAM CMOS SRAM 分析分析( (寫操作寫操作) )存儲器和陣列結構設計. 39SRAMSRAM單元的性能單元的性能VDDGNDQQWLBLBLM1M3M4M2M5M6六管六管CMOS SRAM存儲器單元的版圖存儲器單元的版圖存儲器和陣列結構設計. 40M3RLRLVDDWLQQM1M2M4BLBL電阻負載電阻負載SRAM單元單元

29、(四管四管CMOS SRAM）存儲器和陣列結構設計. 41動態(tài)隨機存取存儲器動態(tài)隨機存取存儲器(DRAM)(DRAM)WWLBL 1M1XM3M2CSBL 2RWLVDDVDD2VTDVVDD2VTBL2BL1XRWLWWL三管動態(tài)存儲單元三管動態(tài)存儲單元存儲器和陣列結構設計. 42BL2BL1GNDRWLWWLM3M2M1三管動態(tài)存儲單元的版圖例子三管動態(tài)存儲單元的版圖例子存儲器和陣列結構設計. 43M1CSWLBLCBLVDD2VTWLXsensingBLGNDWrite 1Read 1VDDVDD/2VDD/2單管動態(tài)存儲單元單管動態(tài)存儲單元BLSSPREBITPREBLCCCV-VV-

30、VV 存儲器和陣列結構設計. 44DV(1)V(1)V(0)tVPREVBLSense amp activatedWord line activated敏感放大器操作敏感放大器操作讀操作期間的位線電壓波形讀操作期間的位線電壓波形存儲器和陣列結構設計. 45M1wordlineDiffusedbit linePolysilicongatePolysiliconplateCapacitorMetal word linePolySiO2Field Oxiden+n+Inversion layerinduced byplate biasPoly采用多晶硅擴散電容作為存儲節(jié)點的采用多晶硅擴散電容作為存儲

31、節(jié)點的1T DRAM單元單元A. 截面圖截面圖 B.版圖版圖存儲器和陣列結構設計. 46先進的先進的1T DRAM存儲單元存儲單元Cell Plate SiCapacitor InsulatorStorage Node Poly2nd Field OxideRefilling PolySi SubstrateCapacitor dielectric layerCell plateWord lineInsulating LayerIsolationTransfer gateStorage electrodeA. 溝槽電容單元溝槽電容單元 B. 堆疊電容單元堆疊電容單元存儲器和陣列結構設計. 47

32、2.4 2.4 按內容尋址或相聯(lián)存儲器按內容尋址或相聯(lián)存儲器(CAM)(CAM)除存儲數(shù)據(jù)外，它還能有效地將所有存儲數(shù)據(jù)與新輸入除存儲數(shù)據(jù)外，它還能有效地將所有存儲數(shù)據(jù)與新輸入的數(shù)據(jù)進行比較的數(shù)據(jù)進行比較CAMBitWordBitCAMBitBitCAMWordWired-NOR Match LineMatchM1M2M7M6M4M5M8M9M3intSWordCAMBitBitS9管管CAM單元單元存儲器和陣列結構設計. 48Address DecoderHit LogicCAMARRAYInput DriversTagHitAddressSRAMARRAYSense Amps / Inpu

33、t DriversDataR/W例例12.11 12.11 相聯(lián)存儲器在高速緩存中的應用相聯(lián)存儲器在高速緩存中的應用存儲器和陣列結構設計. 496 6 存儲器設計的實例研究存儲器設計的實例研究12.6.1 可編程邏輯陣列可編程邏輯陣列GNDGNDGNDGNDGNDGNDGNDVDDX0X0X1f0f1X1X2X2AND-planeOR-planeVDD圖圖12.74 偽偽NMOS PLA存儲器和陣列結構設計. 50GNDGNDVDDANDAND-planeOR-planeANDX0X0X1X1X2X2VDDORORf0f1圖圖12.75 PLA的動態(tài)實現(xiàn)的動態(tài)實現(xiàn)存儲器和陣列結構設計. 51t

34、pretevalDummy AND rowDummy AND rowORANDORANDANDA. 時鐘信號時鐘信號 B. 時序產生電路時序產生電路圖圖12.76 自定時動態(tài)自定時動態(tài)PLA時鐘信號的產生時鐘信號的產生存儲器和陣列結構設計. 526.2 4Mb SRAM6.2 4Mb SRAMGlobal w o r d li neSub-glo b a l wor d lin eBlock g r o u pselectBlockselectBlockselectMemory c e l lLocalword li n eBlock 0Localword li n eBlock 1Block

35、 2 . . .圖圖12.77 分級字線選擇技術分級字線選擇技術存儲器和陣列結構設計. 53Bit-lineloadBlockselectATDBEQLocalWLMemory cellI/O lineI/OB/TCDSense amplifierCDCDI/OB/TA. 靈敏放大器靈敏放大器存儲器和陣列結構設計. 54BSI/OI/ODATABlockselectATDBSSASABSSEQSEQSEQSEQSEQDBiI/O LinesAddressData-cutATDBEQSEQDATAVddGNDSA, SAVddGNDB. 位線的外圍電路及其相關的信號波形位線的外圍電路及其相關的信號波形存