FPGA從串加載模式概述

1、1. FPGA從串加載模式概述基帶板上采用的FPGA是Xilinx公司Virtex-II系列XC2V3000，其配置文件的下載模式有5種：主串 模式(master serial)、從串模式(slave serial)、主并模式(master selectMAP)、從并模式(slave selectMAP)、 JTAG模式。其中，JTAG模式在開(kāi)發(fā)調(diào)試階段使用。其余四種下載模式，可分為串行下載方式和并行下載 方式。串行下載方式和并行下載方式都有主、從2種模式。主、從模式的最大區(qū)別在于：主模式的下載同 步時(shí)鐘(CCLK)由FPGA提供；從模式的下載同步時(shí)鐘(CCLK)由外部時(shí)鐘源或者外部控制信號(hào)提

2、供。 主模式對(duì)下載時(shí)序的要求比從模式嚴(yán)格得多。因此從處理機(jī)易于控制下載過(guò)程的角度，一般選擇使用從串 模式或從并模式。本設(shè)計(jì)采用從串模式進(jìn)行FPGA配置 可以使實(shí)現(xiàn)相對(duì)簡(jiǎn)單 并且能夠減少占用MPC8260 的資源。在從串模式下，進(jìn)行FPGA程序加載僅需要使用五個(gè)信號(hào)引腳，此外還需要設(shè)置M2:0信號(hào)以選擇配 置模式。所使用引腳的詳細(xì)描述見(jiàn)下表引腳信號(hào)方向(FPGA側(cè))描述CCLK輸入配置時(shí)鐘PROG_B輸入/輸出配置邏輯異步復(fù)位。 表示設(shè)備已清除配置存儲(chǔ) 器。INIT_B輸入/輸出用作輸入時(shí)可以延遲配置過(guò)程。用作輸出時(shí)表示 設(shè)備已準(zhǔn)備好接受配置數(shù)據(jù)；也表示配置出錯(cuò)。DONE輸入/輸出用作輸入時(shí)可以

3、延遲設(shè)備啟動(dòng)。用作輸出時(shí)表示 設(shè)備處于啟動(dòng)序列。DIN輸入串行配置數(shù)據(jù)輸入M2:0輸入配置模式選擇。Power Up/VCCINT1.2V / VCCAUX 2.5V、 ycco (Bank 4) 1.5V*PROGINITConfiguration MemorySample Mode PinsMaster Serial/Master SelectMAPLoad ConfigurationCRCCorrect?Pull INIT_BLow清除配置內(nèi)存初始化載入配置數(shù)據(jù)設(shè)備啟動(dòng)Operational*Note: If power-up is at room temperature, VCCO-4

4、 or = 1.5V is acceptable.1.上電:ug002_c3_025_080601The Vccint power pins must be supplied with a 1.5 V source. （Refer to the Virtex-II Data Sheet for DC characteristics.） The IOB voltage input for Bank 4 （V cco_4）and the auxiliary voltage input （Vccaux） are also used as a logic input to the Power-On-R

5、eset （POR） circuitry. Even if this bank is not being used, V cco_4 must be connected to a 1.5 V or greater source.清除配置內(nèi)存在內(nèi)存清除階段，非配置I/O管腳為帶有可選上拉電阻的三態(tài)。INIT_B和DONE管腳被FPGA驅(qū)動(dòng)為 低電平，同時(shí)內(nèi)存被清除。當(dāng)PROG_B變?yōu)楦唠娖胶螅瑑?nèi)存再次被清除并且初始化將開(kāi)始。當(dāng)配置內(nèi)存清除完畢后，INIT_B管腳變?yōu)楦唠娖?。PROG_B上輸入邏輯低電平復(fù)位配置邏輯同時(shí)保持 FPGA處于配置內(nèi)存清除狀態(tài)。當(dāng)PROG_B釋放（變高）后，F(xiàn)PGA仍然保

6、持INIT_B為低電平直到完全清 除了所有的配置內(nèi)存。prog_b的低脈沖的最小時(shí)間由Tprogram定時(shí)參數(shù)定義，沒(méi)有最大時(shí)間。初始化:在初始化階段，INIT_B被釋放（變高），配置模式管腳（M2M0）被采樣，相應(yīng)的管腳被激活，并 且配置過(guò)程開(kāi)始?？梢酝ㄟ^(guò)外部保持INIT_B為低電平來(lái)推遲配置過(guò)程的開(kāi)始。.延遲配置:INIT_B管腳可以被外部置低來(lái)延遲FPGA的配置。FPGA在INIT_B的上升沿采樣其配置模式管腳。 當(dāng)init_b變?yōu)楦唠娖胶?，配置過(guò)程開(kāi)始。不需要額外的超時(shí)或者等待周期，但是配置并不需要在init_b 跳變后立即開(kāi)始。直到來(lái)自比特流的同步字載入后配置邏輯才開(kāi)始處理數(shù)據(jù)。.載

7、入配置數(shù)據(jù)：一旦配置開(kāi)始，目標(biāo)FPGA開(kāi)始接受數(shù)據(jù)幀。在最后一個(gè)數(shù)據(jù)幀的前后執(zhí)行循環(huán)冗余校驗(yàn)（CRC）。 在每一個(gè)block寫(xiě)入到內(nèi)部數(shù)據(jù)寄存器（FDRI）后也會(huì)執(zhí)行CRC。如果CRC校驗(yàn)結(jié)果正確，設(shè)備啟動(dòng)階 段將開(kāi)始。如果CRC值不匹配，INIT_B將被置低以指示CRC錯(cuò)誤發(fā)生，啟動(dòng)將中止，并且FPGA不會(huì)激活。為了重配置FPGA，PROG_B應(yīng)該被置低來(lái)復(fù)位配置邏輯。Recycling power也會(huì)復(fù)位FPGA從而進(jìn)行 再次配置。所有的配置時(shí)間都在CCLK的上升沿發(fā)生。6.設(shè)備啟動(dòng)：（此部分內(nèi)容來(lái)自Xilinx若干Datasheet，需要辨證的看待）設(shè)備啟動(dòng)是FPGA從配置模式向正常已編

8、程設(shè)備操作的轉(zhuǎn)變階段。默認(rèn)當(dāng)DONE變高后配置還沒(méi)有結(jié)束，就是說(shuō)還需要4個(gè)額外的CCLK周期以完成啟動(dòng)順序。最好的 實(shí)踐是載入配置文件中所有的數(shù)據(jù)，然后檢查DONE狀況。典型地，DONE在最后的CRC值被載入后的頭七個(gè)CCLK周期內(nèi)被釋放（變高）。但是比特流最后 面其余的dummy data應(yīng)該繼續(xù)被載入。FPGA需要額外的時(shí)鐘周期來(lái)完成內(nèi)部處理，但是當(dāng)自由運(yùn)行的振 蕩器用作CCLK時(shí)，這點(diǎn)就無(wú)關(guān)緊要。在串行模式，這只需要16bit （2字節(jié)），但是在SelectMAP模式， 比特流最后需要有16字節(jié)的dummy words。由于BitGen不知道將采用的配置模式，所以比特流的最后總 是放置了

9、四個(gè)32bit的dummy words （16字節(jié)）。（是不是說(shuō)DONE變高后還應(yīng)該提供的CCLK信號(hào)已由 BitGen在生成比特流文件時(shí)已經(jīng)考慮了，最后的那些dummy words就是還需提供的CCLK周期？）（實(shí)際 運(yùn)行結(jié)果，當(dāng)配置文件全部被載入后，F(xiàn)PGA就啟動(dòng)了，同時(shí)DONE變高。似乎不再需要額外的時(shí)鐘。） 綜上所述，從串編程模式可簡(jiǎn)單描述如下：在串行配置模式中，F(xiàn)PGA通過(guò)在每個(gè)CCLK周期載入一個(gè)比特來(lái)進(jìn)行配置，在從串模式中，F(xiàn)PGA 的CCLK管腳由外部時(shí)鐘源驅(qū)動(dòng)。每個(gè)數(shù)據(jù)字節(jié)的MSB應(yīng)該首先寫(xiě)入到DIN管腳。從串配置模式允許FPGA由其它邏輯設(shè)備配置，如微處理器，或是在菊花鏈方

10、式中。從串模式下載過(guò)程中，所用的五根信號(hào)線的時(shí)序關(guān)系如下圖所示。在系統(tǒng)上電的情況下，通過(guò)將#PROG_B引腳置低電平便可以對(duì)FPGA進(jìn)行重新配置。#PROG_B引腳 被置低后，開(kāi)始清除配置存儲(chǔ)器。在存儲(chǔ)器清除階段，#INIT_B和DONE管腳被FPGA驅(qū)動(dòng)為低電平，同 時(shí)存儲(chǔ)器被清除。當(dāng)#PROG_B變?yōu)楦唠娖胶?，存?chǔ)器再次被清除并且初始化將開(kāi)始。在初始化階段，#INIT_B被釋放（變高），配置模式引腳（M2M0）被采樣，相應(yīng)的管腳被激活， 并且下載過(guò)程開(kāi)始。此時(shí)可以通過(guò)CPU將#INIT_B信號(hào)置低來(lái)推遲下載過(guò)程的開(kāi)始。下載過(guò)程開(kāi)始后，在DIN上逐位地產(chǎn)生要下載的數(shù)據(jù)，同時(shí)在CCLK上產(chǎn)生時(shí)鐘，數(shù)據(jù)必須在時(shí)鐘的 上升沿之間有效。這一過(guò)程一直持續(xù)到全部數(shù)據(jù)下載完成。時(shí)鐘周期不能小于160ns。在下載過(guò)程中可以出 現(xiàn)相對(duì)較少時(shí)間的等待狀態(tài)，而不會(huì)中斷下載進(jìn)程。如果下載過(guò)程中發(fā)生錯(cuò)誤，#INIT_B將被拉低，F(xiàn)PGA 退出下載操作，此時(shí)下載必須從頭開(kāi)始。在數(shù)據(jù)都下載完成以后，DONE信號(hào)將變?yōu)楦唠娖?。此時(shí)需要