數(shù)字集成電路英文課件：Chapter 5 Static MOS Gate Circuits

1、Chapter 5: Static MOS Gate CircuitsDigital Integrated CircuitsFaculty of Materials and Energy, GDUT2內(nèi)容簡介及基礎(chǔ)知識CMOS門電路復(fù)雜CMOS門電路異或門和同或門、多路選擇器觸發(fā)器和鎖存器D觸發(fā)器和D鎖存器CMOS門電路的功耗、功耗與延遲的折中Digital Integrated CircuitsFaculty of Materials and Energy, GDUT35.1 簡介及基礎(chǔ)知識-1本章介紹組合與時序CMOS靜態(tài)邏輯門的設(shè)計組合邏輯電路：NAND、NOR、XOR和多路選擇器的電路

2、的設(shè)計，研究其電壓傳輸特性、晶體管尺寸確定、延時和功耗等時序邏輯電路：具有存儲信息的能力，輸出既是輸入值的函數(shù)又是輸出值的函數(shù)，在輸入和輸出之間有正反饋回路。包括SR鎖存器、JK觸發(fā)器、D觸發(fā)器和D鎖存器等，分析其基本原理、局限和約束。研究功耗與延時之間關(guān)系，提出功耗-延時積與能量-延時積兩個參數(shù)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT45.2 CMOS門電路-1 NOR與NAND電路CMOS電路：NOR和NAND電路兩個串聯(lián)的NMOS執(zhí)行邏輯與，兩個并聯(lián)的NMOS執(zhí)行邏輯或2輸入或非門：要求A或B一個為高

3、輸入，輸出為低，下拉器件并聯(lián)；輸入都為低時，產(chǎn)生高輸出，要求PMOS串聯(lián)在輸出與VDD之間2輸入與非門：要求A與B都為高輸入，輸出為低，下拉器件串聯(lián)；只要一個輸入為低，輸出為高，PMOS并聯(lián)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT55.2 CMOS門電路-2 基本CMOS門的尺寸確定-1確定晶體管的尺寸就是確定晶體管的溝道寬度器件尺寸決定著上升和下降傳輸延遲為獲得近似相等的上升和下降延遲，在CMOS反相器中，PMOS的器件尺寸約為NMOS器件尺寸的兩倍。PMOS器件的導(dǎo)通電阻約是NMOS器件的兩倍電子遷移率

4、約為空穴遷移率的兩倍Digital Integrated CircuitsFaculty of Materials and Energy, GDUT65.2 CMOS門電路-3 與非門的尺寸確定-2與非門中晶體管尺寸的確定是獲得與反相器相同的延時PMOS器件是并聯(lián)的，最壞情況是一個導(dǎo)通，一個截止，因而器件尺寸為2W；兩個上拉器件都導(dǎo)通是最好情況NMOS器件是串聯(lián)的，若尺寸與反相器相同，則導(dǎo)通電阻約為單個晶體管的2倍；若想將單管電阻減少一倍，則器件寬度需增加一倍為2W與非門中4個器件的尺寸均為2WDigital Integrated CircuitsFaculty of Materials an

5、d Energy, GDUT75.2 CMOS門電路-4 或非門的尺寸確定在或非門中，PMOS器件是串聯(lián)的，NMOS器件是并聯(lián)的考慮最壞情況，為與反相器中下拉網(wǎng)絡(luò)延遲相匹配，NMOS器件尺寸均為WPMOS器件是串聯(lián)的，其尺寸必須變?yōu)榉聪嗥髦谐叽绲膬杀叮沟闷骷娮铚p小為原來的一半，上拉網(wǎng)絡(luò)中兩個串聯(lián)器件都是4WDigital Integrated CircuitsFaculty of Materials and Energy, GDUT85.2 CMOS門電路-5 偽NMOS反相器的尺寸確定偽NMOS反相器中，上拉器件尺寸為WP，下拉器件尺寸為WN，WN/WP的比率取決于希望得到的VOL。Di

6、gital Integrated CircuitsFaculty of Materials and Energy, GDUT95.2 CMOS門電路-6 偽NMOS與非門和或非門的尺寸考慮最壞情況，偽NMOS與非門中NMOS尺寸均為3WN，或非門中NMOS尺寸均為WNDigital Integrated CircuitsFaculty of Materials and Energy, GDUT105.2 CMOS門電路-7 等效器件若NMOS 3個器件串聯(lián)，則可以合并為一個超大的器件，尺寸為3WN/3LN，等效于WN/LN，與偽NMOS反相器的下拉器件尺寸相同，確定偽NMOS門的尺寸是為了獲得

7、VOL和時序。由于導(dǎo)通電阻串聯(lián)，導(dǎo)通電阻與溝道寬度成反比，因而確定等效寬度時，相當(dāng)于將W值像并聯(lián)電阻一樣結(jié)合，很少有5輸入門電路，因為電阻和版圖面積都很大Digital Integrated CircuitsFaculty of Materials and Energy, GDUT115.2 CMOS門電路-8 扇入和扇出研究-1對大于3-4輸入的門，電阻會太高或者面積會太大；且由于每個晶體管都存在電阻和自舉電容，電路延時很大可采用摩根定律和偽NMOS或非門來代替與門，摩根定律為：8輸入與門可進行轉(zhuǎn)化，輸入需接反相器Digital Integrated CircuitsFaculty of M

8、aterials and Energy, GDUT125.2 CMOS門電路-9 扇入和扇出研究-2采用摩根定律和偽NMOS或非門代替CMOS與門，節(jié)省了面積，但消耗了靜態(tài)功耗，并呈現(xiàn)出更大的tPLH（偽NMOS的PMOS尺寸為WP，CMOS與門中PMOS尺寸為2W）相比于CMOS與非門，面積大大減小，只有一個上拉器件，下拉器件尺寸也小很多，tPHL明顯降低Digital Integrated CircuitsFaculty of Materials and Energy, GDUT135.2 CMOS門電路-10 扇入和扇出研究-3實現(xiàn)高輸入門的另一種選擇是構(gòu)造一個多級邏輯電路來實現(xiàn)與功能采

9、用4輸入與非門-反相器-兩輸入與非門-反相器結(jié)構(gòu)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT145.2 CMOS門電路-11 扇入和扇出研究-4采用2輸入與非門- 2輸入或非門- 2輸入與非門-反相器結(jié)構(gòu)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT155.2 CMOS門電路-12 扇入和扇出研究-5邏輯門的扇出指所驅(qū)動的相同邏輯門的數(shù)量右圖為4扇出反相器門所驅(qū)動的總電容/門的輸入電容，為扇出比為驅(qū)動不同負載，需設(shè)計不同尺寸的元件

10、，溝道寬度的選擇就是基于扇出比Digital Integrated CircuitsFaculty of Materials and Energy, GDUT165.2 CMOS門電路-13 CMOS門的電壓傳輸特性-1兩輸入與非門中，輸入A為高，B從低向高轉(zhuǎn)換時，門可以等效為2W的上拉器件和2W的下拉器件的反相器，相比于CMOS反相器，輸出電壓隨輸入電壓變化更快，VTC曲線向左偏移。輸入同時轉(zhuǎn)換時，上拉器件為4W，下拉器件為W，相比于CMOS反相器，輸出電壓隨輸入電壓變化更慢，VTC曲線向右偏移。Digital Integrated CircuitsFaculty of Materials

11、and Energy, GDUT175.2 CMOS門電路-14 CMOS門的電壓傳輸特性-2兩輸入或非門中，輸入A為低，B從低向高轉(zhuǎn)換時，門可以等效為4W的上拉器件和W的下拉器件的反相器，相比于CMOS反相器，輸出電壓隨輸入電壓變化更慢，VTC曲線向右偏移。輸入同時轉(zhuǎn)換時，上拉器件為2W，下拉器件為2W，相比于CMOS反相器，輸出電壓隨輸入電壓變化更快，VTC曲線向左偏移。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT185.3 復(fù)雜CMOS門電路-1通用CMOS復(fù)雜門電路的表示方法：Digital Integ

12、rated CircuitsFaculty of Materials and Energy, GDUT195.3 復(fù)雜CMOS門電路-2通用CMOS復(fù)雜門電路的表示方法：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT205.4 異或門與同或門-1Digital Integrated CircuitsFaculty of Materials and Energy, GDUT215.4 異或門與同或門-2Digital Integrated CircuitsFaculty of Materials and Energ

13、y, GDUT225.5 多路選擇器電路Digital Integrated CircuitsFaculty of Materials and Energy, GDUT235.6 觸發(fā)器和寄存器-1 概論組合邏輯電路：輸出直接與輸入的某種邏輯組合有關(guān)，電路中沒有反饋回路，輸出是輸入的邏輯組合時序邏輯電路：輸出不僅取決于輸入，同時取決于前一個輸出。時序電路有意將一個或多個輸出節(jié)點連回到輸入端，用以引起正反饋或者再生鎖存器：使能信號發(fā)生作用時，鎖存器將輸入值傳輸?shù)捷敵鲇|發(fā)器：只在時鐘的上升沿或者下降沿，將輸入值傳送到輸出Digital Integrated CircuitsFaculty of M

14、aterials and Energy, GDUT245.6 觸發(fā)器和寄存器-2 雙穩(wěn)態(tài)電路-1左圖為兩個交叉耦合的邏輯反相器，電路可能有3個工作點：A、B、CA點，Vin低電平使輸出Vout為高電平，經(jīng)過反相器2，又使Vin為低電平B點，Vin高電平使輸出Vout為低電平，經(jīng)過反相器2，又使Vin為高電平C點斜率較大，反相器1、2均導(dǎo)通，電路中Vin的任何一個小波動，均沿電路回路放大并再生，從而使工作點向兩個穩(wěn)定點之一移動。當(dāng)Vin大于Vout時，工作點穩(wěn)定在B；當(dāng)Vin小于Vout時，工作點穩(wěn)定在A。Digital Integrated CircuitsFaculty of Materia

15、ls and Energy, GDUT255.6 觸發(fā)器和寄存器-3 雙穩(wěn)態(tài)電路-2對于雙穩(wěn)態(tài)電路，若要改變其狀態(tài)，可以在Vin處引入一個觸發(fā)電平脈沖，該電平脈沖的電壓振幅需足夠大，使電壓超過VS。觸發(fā)脈沖的寬度需要比電路環(huán)路的總傳輸延遲時間稍大一些，邏輯門的平均傳輸延時為tp=(tPHL+tPLH)/2，雙穩(wěn)態(tài)電路為(tPHL+tPLH)，只要輸入增大到超過VS并保持2tp，電路就會從一個穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個穩(wěn)定狀態(tài)；沒有觸發(fā)情況下，持續(xù)給電路提供電源，電路將保持在該穩(wěn)定狀態(tài)。該電路又稱為：觸發(fā)器。Digital Integrated CircuitsFaculty of Materials

16、 and Energy, GDUT265.6 觸發(fā)器和寄存器-4 SR鎖存器-1SR (Set-reset)鎖存器是構(gòu)成存儲器電路的基本形式，可采用或非門構(gòu)成輸入S、R為0時，輸出保持原始狀態(tài)；輸入S為0，R為1時，Q為0，進入復(fù)位狀態(tài)；輸入S為1，R為0時，Q為1，進入置位狀態(tài)；輸入S、R均為1時，輸出Q和Q反均為0，該狀態(tài)不允許。SRQQVDDVDDQQRSS R Q初態(tài) Q新狀態(tài)0 0 保持原始狀態(tài)0 1 0/1 01 0 0/1 11 1 不允許工作在該狀態(tài)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT2

17、75.6 觸發(fā)器和寄存器-5 SR鎖存器-2用或非門設(shè)計的SR鎖存器中，從S到Q的延時為兩個或非門的延時，從S到Q反的延遲為一個或非門的延時；從R到Q的延時為一個或非門的延時，從R到Q反的延遲為兩個或非門的延時SRQQVDDVDDQQRSDigital Integrated CircuitsFaculty of Materials and Energy, GDUT285.6 觸發(fā)器和寄存器-6 SR鎖存器-3SR (Set-reset)鎖存器是構(gòu)成存儲器電路的基本形式，可采用與非門構(gòu)成輸入S、R為1時，輸出保持原始狀態(tài)；輸入S為1，R為0時，Q為0，進入復(fù)位狀態(tài)；輸入S為0，R為1時，Q為1，

18、進入置位狀態(tài)；輸入S、R均為0時，輸出Q和Q反均為1，該狀態(tài)不允許。S R Q初態(tài) Q新狀態(tài)1 1 保持原始狀態(tài)1 0 0/1 00 1 0/1 10 0 不允許工作在該狀態(tài)SRQQQQRSVDDDigital Integrated CircuitsFaculty of Materials and Energy, GDUT295.6 觸發(fā)器和寄存器-7 JK觸發(fā)器-1JK觸發(fā)器可以消除SR觸發(fā)器中當(dāng)S和R同時有效時在輸出端產(chǎn)生的不確定狀態(tài)。輸入J和K為同步輸入端，J為時鐘置位輸入端，K為時鐘復(fù)位輸入端，CLK為時鐘輸入線右圖由與非門構(gòu)成鎖存器CK=1, J=0,S=1; CK=1, K=0,

19、R=1= Qn+1=Qn;CK=1, J=0,S=1; CK=1, K=1, R=Q非= Qn+1=0;CK=1, J=1,S=Q; CK=1, K=0, R=1= Qn+1=1;CK=1, J=1,S=Q; CK=1, K=1, R=Q非 = Qn+1=Qn非;Digital Integrated CircuitsFaculty of Materials and Energy, GDUT305.6 觸發(fā)器和寄存器-8 JK觸發(fā)器-2在普通JK觸發(fā)器中，若J和K均為高電平，只要時鐘到來，觸發(fā)器就會翻轉(zhuǎn)；若時鐘持續(xù)一段很長的時間，則觸發(fā)器的輸出將產(chǎn)生振蕩。為消除JK觸發(fā)器中出現(xiàn)的振蕩問題，可采用

20、主從JK觸發(fā)器，其由兩個JK觸發(fā)器簡單級聯(lián)構(gòu)成。主觸發(fā)器由CK驅(qū)動，而從觸發(fā)器由CK非驅(qū)動，這樣將隔開主、從觸發(fā)器。若CK很高，J、K的輸出狀態(tài)將進入主觸發(fā)器；而CK下降，主觸發(fā)器的輸入端不起作用，主觸發(fā)器的狀態(tài)保持；而從觸發(fā)器的與非門輸入端開始作用，主觸發(fā)器的狀態(tài)將傳給從觸發(fā)器。為正確實現(xiàn)觸發(fā)器功能，時鐘最小寬度必須大于主觸發(fā)器的傳輸延遲時間。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT315.6 觸發(fā)器和寄存器-9 JK觸發(fā)器-3為克服主從JK觸發(fā)器中的一次鎖存問題，可采用邊沿觸發(fā)的JK觸發(fā)器CK為高時，進

21、入輸入端與非門的信號受控于JK反饋線；而CK變低之前，輸入信號不能進入與非門鎖存器。CK變低時，輸入端的與非門被鎖定；觸發(fā)器的輸出將會根據(jù)CK變低前的J、K輸入端狀態(tài)變化。時鐘沿到來前，JK輸入端必須在觸發(fā)器的建立(Set-up)時間內(nèi)保持穩(wěn)定某些觸發(fā)器要求JK輸入端在時鐘沿到來后的保持時間內(nèi)仍需保持穩(wěn)定符號表示輸出端改變在時鐘的下降沿Digital Integrated CircuitsFaculty of Materials and Energy, GDUT325.7 D觸發(fā)器和D鎖存器-1D觸發(fā)器在CMOS數(shù)字電路和存儲器系統(tǒng)中廣泛使用。在時鐘信號作用下，Q輸出簡單跟隨D輸入，Q非輸出與

22、Q輸出互補D觸發(fā)器包括D鎖存器和邊沿觸發(fā)器D鎖存器可對基于或非門的鐘控SR鎖存器電路修改形成，將D端輸入鎖存器的S端，D端翻轉(zhuǎn)后輸入鎖存器的R端，因而CK為高電平時，輸出Q就等于輸入的D值，CK為低時，輸出保存不變。D觸發(fā)器包括：CK為高時Q輸出跟隨D輸入變化、CK邊沿觸發(fā)時，數(shù)據(jù)從D輸入端傳送到Q輸出端Digital Integrated CircuitsFaculty of Materials and Energy, GDUT335.7 D觸發(fā)器和D鎖存器-2D鎖存器的門級實現(xiàn)、與或非門實現(xiàn)右下圖的Q與Q非的標識是否反了？Digital Integrated CircuitsFaculty

23、 of Materials and Energy, GDUT345.7 D觸發(fā)器和D鎖存器-3D鎖存器由In和CLK共同驅(qū)動時鐘為高時，輸出是輸入的連續(xù)函數(shù)：時鐘為高時，D鎖存器允許輸入經(jīng)過鎖存器傳輸?shù)捷敵龆藭r鐘為低時，D鎖存器阻止輸入的傳輸下圖中In的小負脈沖因為是在CLK為低時出現(xiàn)，因而傳輸不到Out端Digital Integrated CircuitsFaculty of Materials and Energy, GDUT355.7 D觸發(fā)器和D鎖存器-4邊沿觸發(fā)器由時鐘驅(qū)動的兩個D鎖存器以主從結(jié)構(gòu)的形式實現(xiàn)對于正邊沿觸發(fā)的D觸發(fā)器，重要的是時鐘的上升沿，觸發(fā)器的最終狀態(tài)由時鐘上升前

24、的D輸入決定；只有在時鐘上升沿，輸出才會發(fā)生轉(zhuǎn)換。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT365.7 D觸發(fā)器和D鎖存器-5邊沿觸發(fā)器的時序參數(shù)包括：Tsetup：建立時間，時鐘到來前輸入數(shù)據(jù)必須穩(wěn)定的時間Thold：保持時間，時鐘到來后，輸入數(shù)據(jù)必須保持穩(wěn)定的時間TCLK-q: 時鐘到輸出Q的延遲觸發(fā)器的時間消耗為Tsetup+ TCLK-q ；設(shè)計時必須將以上三個參數(shù)減小Digital Integrated CircuitsFaculty of Materials and Energy, GDUT375

25、.7 D觸發(fā)器和D鎖存器-6D鎖存器中更加關(guān)注的是下降沿，在鎖存器中，數(shù)據(jù)在CLK為1時輸入，因而建立、保持時間并不重要TD-q: 輸入D到輸出Q的延遲設(shè)計時更加關(guān)注的是如何降低輸入到輸出的延遲 ，而不是降低建立、保持時間；但若下降沿附近有一個遲來信號，則該信號必須滿足建立和保持時間的限制，否則電路失效Digital Integrated CircuitsFaculty of Materials and Energy, GDUT385.8 CMOS門電路的功耗-1 概論功耗會影響電源網(wǎng)格設(shè)計、芯片溫度、封裝和長期穩(wěn)定性等，已成為重要的設(shè)計規(guī)范。延遲會影響功耗，將功耗降低，往往需要調(diào)整設(shè)計中的時

26、序，因而在CMOS數(shù)字設(shè)計中，功耗和延時之間必須取折中功耗由從電源到地之間流過的電流決定。計算功耗時必須考慮所有從電源到地之間的電流源，再乘以兩個電源之間的電壓差，ID是從VDD到GND流過的電流功耗包括：動態(tài)功耗和靜態(tài)功耗動態(tài)功耗：電容轉(zhuǎn)換產(chǎn)生的功耗、轉(zhuǎn)換期間從VDD到GND流過的短路電流引起的功耗、輸出波形中短時脈沖波形干擾引起的功耗靜態(tài)功耗：泄漏電流以及直流待機電流Digital Integrated CircuitsFaculty of Materials and Energy, GDUT395.8 CMOS門電路的功耗-2 動態(tài)（轉(zhuǎn)換）功耗大部分芯片功耗是由邏輯轉(zhuǎn)換中電路對電容的充放

27、電所引起的。轉(zhuǎn)換發(fā)生時，電源電流對一部分環(huán)路上的輸出負載電容充電，并對另一部分環(huán)路上的電容放電。電路具有從VDD到GND流過的電流，導(dǎo)致了功耗的產(chǎn)生，轉(zhuǎn)換頻率f決定了電路消耗的實際功耗。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT405.8 CMOS門電路的功耗-3 動態(tài)（轉(zhuǎn)換）功耗假設(shè)反相器的平均轉(zhuǎn)換頻率為favg，電壓幅度為VDD，則平均充電電流為：功耗為：降低功耗的方法：保持CL很小，減小電壓擺幅，降低VDD或者減小轉(zhuǎn)換頻率favgDigital Integrated CircuitsFaculty of

28、 Materials and Energy, GDUT415.8 CMOS門電路的功耗-4 動態(tài)（轉(zhuǎn)換）功耗反相器的平均轉(zhuǎn)換頻率為favg，時鐘頻率為fclk將從高到低或者從低到高的轉(zhuǎn)換叫做翻轉(zhuǎn)時鐘在每個周期都會翻轉(zhuǎn)，而大多數(shù)邏輯門并不是每個周期都會翻轉(zhuǎn)操作的平均頻率與時鐘頻率的關(guān)系為：功耗為：對于功耗，需要兩次轉(zhuǎn)換Digital Integrated CircuitsFaculty of Materials and Energy, GDUT425.8 CMOS門電路的功耗-5 動態(tài)（轉(zhuǎn)換）功耗短路電流是轉(zhuǎn)換期間直接從VDD到GND流過的電流某一時期，兩個晶體管同時導(dǎo)通；也就是VGS的絕對值大

29、于VT的絕對值= VTNVinVDD+VTP在充放電情況下都有短路電流流過，其時間周期取決于輸入的上升下降時間：放電時，電源電流和放電電流全部流過下拉器件；充電時，部分電源電流流過電容器，剩下的部分流到地。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT435.8 CMOS門電路的功耗-6 動態(tài)（轉(zhuǎn)換）功耗整個轉(zhuǎn)換過程中都有短路電流流過，將兩個轉(zhuǎn)換間隔期的平均短路電流設(shè)為ISC,avg，則由于第一項是電容轉(zhuǎn)換引起的功耗，第二項是短路功耗Digital Integrated CircuitsFaculty of Ma

30、terials and Energy, GDUT445.8 CMOS門電路的功耗-7 動態(tài)（轉(zhuǎn)換）功耗為降低短路功耗，可將上升、下降時間或者邊沿比率盡可能小，以減小短路電流流過的時間達到以上目的，必須增大器件寬長比，電容將增大，總的動態(tài)功耗增大必須在前一級門的動態(tài)功耗和下一級門的短路功耗之間取折中，使兩部分引起的功耗降低到最小。使輸入輸出的邊沿比率陡峭并且大致相等Digital Integrated CircuitsFaculty of Materials and Energy, GDUT455.8 CMOS門電路的功耗-8 動態(tài)（轉(zhuǎn)換）功耗動態(tài)功耗的最后一個來源是由于門的輸入端信號到達時間不

31、同所引起的。若一個給定的輸入信號先到達并促使輸出轉(zhuǎn)換，而另一個輸入信號到達并引起輸出轉(zhuǎn)換回最初的值，輸出會產(chǎn)生一個短時脈沖波形干擾，引起不必要功耗短時脈沖波形干擾會通過扇出門傳輸，在后面各級產(chǎn)生無意識轉(zhuǎn)換，進一步增加功耗為減小以上干擾，必須讓所有門輸入端的信號在同一時刻到達，所以必須考慮路徑延遲和門延遲的平衡，選擇將短時脈沖波形干擾減小到最小的電路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT465.8 CMOS門電路的功耗-9 靜態(tài)（待機）功耗靜態(tài)功耗包括：亞閾值泄漏、PN結(jié)泄漏和輸出低狀態(tài)時的直流電流亞閾電

32、流：由寄生晶體管所引起，基極為襯底，源漏分別為發(fā)射極和集電極，電流方程為：為降低亞閾電流，可通過VT控制亞閾電流大小；因而工藝改進，VDD減小，但VT恒定。VT恒定會影響開啟電流的大小，在ISub與Ion之間取折中?？烧{(diào)整襯底偏置電壓，動態(tài)調(diào)整閾值電壓，但對于高速設(shè)計很難可降低VDS調(diào)整亞閾電流。增加上拉路徑和下拉路徑的串聯(lián)晶體管，該方法叫做源退化可調(diào)整溫度。減小溫度可減小少數(shù)載流子數(shù)目，以減小亞閾電流。溫度減小還可增加多子數(shù)目，提高驅(qū)動電流Digital Integrated CircuitsFaculty of Materials and Energy, GDUT475.8 CMOS門電路的功耗-10 靜態(tài)（待機）功耗泄漏電流的另一部分是源漏結(jié)的反向電流，占總功耗很少，方程為：A為結(jié)面積（底部和側(cè)壁面積），JS為電流密度為減小結(jié)面積，可將源、漏面積盡可能減小亞閾電流和PN結(jié)電流的總和為泄漏電流：Ileak是基于PMOS和NMOS的平均泄漏電流，這兩部分引起的總靜態(tài)功耗為：Digital Integrated CircuitsFaculty of Materia