Verilog期末實驗報告-波形發(fā)生器

1、 深 圳 大 學(xué) 實 驗 報 告課程名稱： Verilog使用及其應(yīng)用 實驗名稱： 頻率可變的任意波形發(fā)生器 學(xué)院： 電子科學(xué)與技術(shù)學(xué)院 專業(yè)：電子科學(xué)與技術(shù) 班級： 組號： 指導(dǎo)教師： 報告人： 學(xué)號： 實驗地點 一、實驗?zāi)康膽?yīng)用Verilog進(jìn)行編寫四種波形發(fā)生的程序，并結(jié)合DE2板與DVCC實驗板上的D/A轉(zhuǎn)換器在示波器顯示出波形。初步了解Verilog的編程及DE2板的應(yīng)用，加強(qiáng)對其的實際應(yīng)用操作能力。二、實驗原理實驗程序分為三部分：通過計數(shù)器實現(xiàn)內(nèi)置信號分頻，并通過外置開關(guān)調(diào)節(jié)頻率來控制輸出波形的頻率。設(shè)定ROM中的數(shù)值，將波形數(shù)據(jù)存儲到ROM中。設(shè)定波形選擇開關(guān)?？傮w設(shè)計方案及其原

2、理說明：FPGA圖 1-1 系統(tǒng)總體設(shè)計方案DDS是一種把數(shù)字信號通過數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號的合成技術(shù)。它由相位累加器、相幅轉(zhuǎn)換函數(shù)表、D/A轉(zhuǎn)換器以及內(nèi)部時序控制產(chǎn)生器等電路組成。參考頻率f_clk為整個合成器的工作頻率,輸入的頻率字保存在頻率寄存器中,經(jīng)位相位累加器,累加一次,相位步進(jìn)增加,經(jīng)過內(nèi)部ROM波形表得到相應(yīng)的幅度值,經(jīng)過D/A轉(zhuǎn)換和低通濾波器得到合成的波形。p為頻率字,即相位增量;參考頻率為_clk;相位累加器的長度為位,輸出頻率_out為：f_out輸出信號的頻率； N相位累加器的位數(shù)；p頻率控制字（步長）； f_clk基準(zhǔn)時鐘頻率。 圖1-2 四種波形單周期的取樣示意圖

3、段地址 基地址 D7 D6 D5 D4 D3 D2 D1 D0 00 00010 00 00117 00 01015 00 01117 00 10010 00 1013 00 1105 00 1113 01 0003 01 0013 01 0103 01 011 3 01 1001 01 1011 01 1101 01 1111 10 0000 10 0015 10 01010 10 011 15 10 10020 10 10125 10 11030 10 11135 11 00035 11 00130 11 01025 11 011 20 11 10015 11 10110 11 1105

4、11 1110 圖1-3 函數(shù)查找表的設(shè)計三、實驗內(nèi)容程序編碼：module dds(f_clk,p,choose,data);/端口設(shè)定input 5:0 p; /頻率控制字input1:0 choose; /波形選擇input f_clk; /內(nèi)置晶振output 7:0 data;wire 7:0data;reg 5:0 addr,addr1;reg 5:0 i;reg f_out;initial begin i=0; addr=0; f_out=0; endalways (posedge f_clk) /利用計數(shù)器實現(xiàn)任意分頻begin if(i=p) /設(shè)定頻率控制字pbegin i

5、=0;f_out=f_out;end elsei=i+1;endfunction 7:0 rom_out; /ROM的設(shè)定 input5:0 addr1;case(addr1) /各波形初值的預(yù)裝入0 : rom_out = 10; /正弦波初值1 : rom_out = 17;2 : rom_out = 15;3 : rom_out = 17;4 : rom_out = 10;5 : rom_out = 3;6 : rom_out = 5;7 : rom_out = 3;8 : rom_out = 3; /方波初值9 : rom_out = 3;10: rom_out = 3;11: rom

6、_out = 3;12: rom_out = 1;13: rom_out = 1;14: rom_out = 1;15: rom_out = 1;16 : rom_out = 0; /正三角波初值17 : rom_out = 5;18 : rom_out = 10;19 : rom_out = 15;20 : rom_out = 20;21 : rom_out = 25;22 : rom_out = 30;23 : rom_out = 35;24 : rom_out = 35; /反三角波初值25 : rom_out = 30;26 : rom_out = 25;27 : rom_out =

7、20;28 : rom_out = 15;29 : rom_out = 10;30 : rom_out = 5;31 : rom_out = 0; default : rom_out = 10hxx;endcaseendfunctionalways(posedge f_out) begin if(addr=8) /波形數(shù)據(jù)切換 addr=0; else addr=addr+1; case(choose) /波形選擇開關(guān)設(shè)定 0: addr1=addr; 1: addr1=addr+8; 2: addr1=addr+16; 3: addr1=addr+24; endcase end assign data = rom_out(addr1);/將ROM中對應(yīng)數(shù)據(jù)傳遞輸出端口data輸出endmodule四、實驗截圖1.正弦波示意圖：(choose=0時的波形數(shù)值)2.方波示意圖：（choose=1時的波形數(shù)值）3.正三角波示意圖：（choose=2時的波形數(shù)值）4.反三角波示意圖:（choose=3時的波形數(shù)值）五、實驗總結(jié)在這次實驗中，對Verilog 語言有了更深一步的了解。在實驗中，有時候會出現(xiàn)一些問題，但是在自己的獨(dú)立思考之下解決了。例如傳遞函數(shù)的輸出端口一定要是wire型，不能是reg型；實現(xiàn)尋址操作，定義0-7的循環(huán)