數(shù)字系統(tǒng)第2章-組合邏輯電路-課件

1、第2章 組合邏輯電路廣東工業(yè)大學(xué)計(jì)算機(jī)學(xué)院目錄2.1 概 述2.2 組合邏輯電路的分析2.3 常用的組合邏輯電路2.4 組合邏輯電路的設(shè)計(jì)2.5 組合邏輯電路的時序分析2.1 概 述1. 組合電路的特點(diǎn)(1) 邏輯功能特點(diǎn) 電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與原來的狀態(tài)無關(guān)。(2) 電路結(jié)構(gòu)特點(diǎn) 輸出、輸入之間沒有反饋延遲電路 不包含記憶性元件(觸發(fā)器)，僅由門電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路2組合電路邏輯功能的表示方法 (1) 邏輯表達(dá)式運(yùn)算及變換方便，容易轉(zhuǎn)換成真值表或卡諾圖，可直接畫出電路的邏輯圖。 (2) 真值表直觀反映出邏輯關(guān)系，可轉(zhuǎn)換成卡諾圖及

2、邏輯表達(dá)式。但輸入信號多時非常繁瑣。(3) 卡諾圖用于邏輯函數(shù)化簡。輸入信號大于6時不能使用。(4) 邏輯圖接近實(shí)際電路，與邏輯表達(dá)式之間可以相互轉(zhuǎn)換。 無法進(jìn)行公式化簡、變換。2.2 組合邏輯電路的分析2.2.1 組合邏輯電路的分析方法2.2.2 組合邏輯電路的分析舉例2.2.1 組合邏輯電路的分析方法1分析的目的(1) 確定電路的功能。(2) 在設(shè)計(jì)完成后，確定功能是否能夠滿足設(shè)計(jì)要求。(3) 變換邏輯表達(dá)式，以便用不同的電路實(shí)現(xiàn)同一邏輯功能要求，或者簡化電路。(4) 把表達(dá)式轉(zhuǎn)換成標(biāo)準(zhǔn)形式，以便用中、大規(guī)模集成電路實(shí)現(xiàn)。(5) 獲得表示其功能的邏輯描述。2.2.1 組合邏輯電路的分析方法

3、2分析方法(1) 根據(jù)電路邏輯圖，寫出邏輯表達(dá)式。(2) 進(jìn)行表達(dá)式的變換及化簡。(3) 根據(jù)表達(dá)式列出真值表。(4) 對給定電路的功能進(jìn)行邏輯描述。邏輯圖邏輯表達(dá)式化簡真值表說明功能2.2.2 組合邏輯電路的分析舉例【例2-1】 分析電路，說明其功能。(1) 寫邏輯表達(dá)式。(2) 變換并化簡表達(dá)式。(3) 列出真值表。ABY000011101110(4) 電路功能邏輯描述。由真值表可知，該電路實(shí)現(xiàn)了“異或”邏輯功能。2.2.2 組合邏輯電路的分析舉例【例2-2】分析電路，說明其功能。(1) 寫邏輯表達(dá)式。(2) 化簡表達(dá)式。(3) 列出真值表。(4) 電路功能邏輯描述。當(dāng)3個輸入信號一致時，

4、輸出1；當(dāng)3個輸入信號不完全一致時，輸出0。ABCY000001010011100101110111“符合”電路100000012.3 常用的組合邏輯電路2.3.1 編碼器2.3.2 譯碼器2.3.3 數(shù)據(jù)選擇器2.3.4 數(shù)值比較器2.3.5 加法器2.3.1 編碼器本小節(jié)介紹： 1編碼原理2二進(jìn)制普通編碼器3二十進(jìn)制普通編碼器4優(yōu)先編碼器5編碼器集成電路2.3.1 編碼器1編碼原理編碼：用文字、符號或數(shù)字表示特定對象的過程。編碼器：實(shí)現(xiàn)編碼操作的電路。通常情況下，n 和m 之間的關(guān)系應(yīng)滿足：2n-1m2n設(shè)計(jì)編碼器的關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計(jì)的結(jié)果也不同。2.3.1 編碼器2二進(jìn)

5、制普通編碼器二進(jìn)制編碼器：用n位二進(jìn)制代碼對 m=2n 個信號進(jìn)行編碼的電路。普通編碼器的輸入信號為一組互相排斥的輸入信號?；ハ嗯懦猓褐冈谌魏螘r刻，不允許兩個或兩個以上的輸入信號同時出現(xiàn)。 3 位二進(jìn)制編碼器(8 線- 3 線)編碼表函數(shù)式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7輸入輸出輸 入輸 出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位二進(jìn)制編碼器I0I1I6I7Y2Y1Y0I2I4I5I32二進(jìn)制普通編碼器函數(shù)

6、式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7邏輯圖2.3.1 編碼器3二十進(jìn)制普通編碼器二十進(jìn)制編碼器：用 4 位二進(jìn)制代碼對 0 9 十個信號進(jìn)行編碼的電路。二-十進(jìn)制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3 I0 I9 是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。8421 BCD 編碼器編碼表輸入輸出Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001函數(shù)式Y(jié)2 = I4 + I5 +

7、 I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7 + I9 Y3 = I8 + I9函數(shù)式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7 + I9 Y3 = I8 + I9邏輯圖2.3.1 編碼器4優(yōu)先編碼器優(yōu)先編碼器：允許多個信號同時輸入，對輸入信號無約束，但電路只對優(yōu)先級別最高的信號進(jìn)行編碼，優(yōu)先級別低的信號不起作用。例：3位二進(jìn)制優(yōu)先編碼器輸入輸出3 位二進(jìn)制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3優(yōu)先順序：I7 I0編碼表函數(shù)式3 位二進(jìn)制優(yōu)先

8、編碼器輸 入輸 出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函數(shù)式邏輯圖2.3.1 編碼器5編碼器集成電路常用的編碼器集成電路有：8線-3線優(yōu)先編碼器(74HC148)10線-4線優(yōu)先編碼器(74HC147) 74HC1481) 集成8線-3線優(yōu)先編碼器信號輸入端編碼輸出端使能輸入端使能輸出端優(yōu)先級標(biāo)志輸出端74HC148功能表 =0

9、時，編碼器工作；=1時，編碼器不工作，輸出高電平。輸入信號低電平有效。的輸出為反碼。無有效信號輸入時，=0，否則=1。=0時，表示有編碼輸出。2.3.2 譯碼器本小節(jié)介紹： 1譯碼器原理2二進(jìn)制譯碼器3數(shù)碼顯示譯碼器4譯碼器集成電路2.3.2 譯碼器1譯碼器原理譯碼是編碼的逆過程。譯碼器的功能是將代碼輸入后，在相應(yīng)輸出端輸出信號。一般情況下，輸入信號和輸出信號數(shù)量的關(guān)系為2n-1m2n譯碼器設(shè)計(jì)的關(guān)鍵也在于譯碼的規(guī)則。2.3.2 譯碼器2二進(jìn)制譯碼器二進(jìn)制譯碼器與二進(jìn)制編碼器的功能相反。 輸入 n 位二進(jìn)制代碼如： 2 線 4 線譯碼器3 線 8 線譯碼器4 線 16 線譯碼器I0Y0I1In

10、-1Y1Ym-1二進(jìn)制譯碼器輸出 m 個信號 m = 2n3位二進(jìn)制譯碼器 ( 3 線 8 線)真值表函數(shù)式I0Y0I1I2Y1Y73 位二進(jìn)制譯碼器1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1使用與非門函數(shù)式2.3.2 譯碼器3數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器是指直接用于驅(qū)動數(shù)碼顯示器的譯碼器。每字段是一只發(fā)

11、光二極管數(shù)碼顯示器aebcfgd共陰極abcdefgR+5 V 高電平驅(qū)動YaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg00001111110000100100110000110110100110100010101100111100010011111001011001110110110011111111000011111111110011I3I2I1I0YaYbYcYdYeYfYg字形000000001100102001130100401015011060111710008100191 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1

12、 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 1真值表驅(qū)動共陰極數(shù)碼顯示器的顯示譯碼器I3I2I1I0YaYbYcYdYeYfYg字形000000001100102001130100401015011060111710008100191 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1

13、0 0 1 1函數(shù)式函數(shù)式邏輯圖共陽極abcdefgR+ 5 VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低電平驅(qū)動0111000111110000000000100100001002.3.2 譯碼器 74HC138功能表2.3.2 譯碼器4譯碼器集成電路2) 集成數(shù)碼顯示譯碼器集成數(shù)碼顯示譯碼器74HC4511，輸出高電平有效，接共陰極數(shù)碼顯示器。74HC4511功能表是全亮測試控制端。 空白輸入控制端。

14、LE 輸入鎖存使能端。 2.3.3 數(shù)據(jù)選擇器本小節(jié)介紹： 1數(shù)據(jù)選擇器原理24選1數(shù)據(jù)選擇器3數(shù)據(jù)選擇器的設(shè)計(jì)規(guī)律4數(shù)據(jù)選擇器集成電路數(shù)據(jù)傳輸方式0110發(fā)送0110并行傳送0110串行傳送并-串轉(zhuǎn)換：數(shù)據(jù)選擇器串-并轉(zhuǎn)換：數(shù)據(jù)分配器接收0110 在發(fā)送端和接收端不需要數(shù)據(jù) 并-串 或 串-并 轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當(dāng)傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實(shí)現(xiàn)。2.3.3 數(shù)據(jù)選擇器1數(shù)據(jù)選擇器原理數(shù)據(jù)選擇器(MUX)又稱多路選擇器或多路開關(guān)，是一種多路輸入、單路輸出的組合邏輯電路。D0、D1數(shù)據(jù)輸入端S0、S1選擇控制端Y 數(shù)據(jù)輸出端S0Y4選1數(shù)據(jù)選擇器D0D3D1D2S12

15、.3.3 數(shù)據(jù)選擇器24選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器有4路數(shù)據(jù)輸入信號、1路輸出信號，2位選擇控制信號。輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號0 0 0 1 1 0 1 1 D0D1D2D3原理邏輯符號真值表00000101010101011010010111110101數(shù)據(jù)輸入選擇控制信號輸出D0D1D2D3S1S0Y函數(shù)式函數(shù)式邏輯圖2.3.3 數(shù)據(jù)選擇器3數(shù)據(jù)選擇器的設(shè)計(jì)規(guī)律 4選1數(shù)據(jù)選擇器邏輯函數(shù)表達(dá)式 2選1數(shù)據(jù)選擇器邏輯函數(shù)表達(dá)式 8選1數(shù)據(jù)選擇器邏輯函數(shù)表達(dá)式 2n選1數(shù)據(jù)選擇器邏輯函數(shù)表達(dá)式可歸納為2.3.3 數(shù)據(jù)選擇器4數(shù)據(jù)選擇器集成電路集成的數(shù)據(jù)選擇器有：雙4選1數(shù)據(jù)選擇器(74

16、153)8選1數(shù)據(jù)選擇器(74151)1) 集成4選1數(shù)據(jù)選擇器74HC153引腳圖功能表時，數(shù)據(jù)選擇器工作。時，數(shù)據(jù)選擇器不工作，輸出端 Y 輸出 0 信號。2.3.3 數(shù)據(jù)選擇器4數(shù)據(jù)選擇器集成電路2) 集成數(shù)據(jù)選擇器的擴(kuò)展1片74HC153（兩個4選1）8選1的數(shù)據(jù)選擇器 連線圖S2=0時，第1個4選1數(shù)據(jù)選擇器工作，輸出端1Y輸出I0I3中的信號。S2=1時，第2個4選1數(shù)據(jù)選擇器工作，輸出端2Y輸出I4I7中的信號 2.3.4 數(shù)值比較器本小節(jié)介紹： 1數(shù)值比較器原理21位二進(jìn)制數(shù)值比較器3多位二進(jìn)制數(shù)值比較器4數(shù)值比較器集成電路2.3.4 數(shù)值比較器1數(shù)值比較器原理數(shù)值比較器是用于

17、比較兩個數(shù)的數(shù)值大小的邏輯元器件。A大于B時，G=1;A小于B時，S=1;A等于B時，E=1。2.3.4 數(shù)值比較器21位二進(jìn)制數(shù)值比較器有兩個輸入信號A、B，三個輸出信號G、E、S分別代表大于、等于、小于的比較結(jié)果。輸入輸出ABGES00010010011010011010真值表函數(shù)式邏輯圖2.3.4 數(shù)值比較器3多位二進(jìn)制數(shù)值比較器1) 多位無符號二進(jìn)制數(shù)比較器比較的方法：從高位向低位逐位依次進(jìn)行比較，當(dāng)被比較的兩個高位數(shù)字不等時，即可得到比較結(jié)果；當(dāng)兩個高位的數(shù)字相同時，才比較較低位的數(shù)字。 例：4位無符號二進(jìn)制數(shù)比較器。輸入信號：A數(shù)(A3A2A1A0)、B數(shù)(B3B2B1B0)輸出信

18、號：G、E、S 真值表輸 入輸 出A3 B3A2 B2A1 B1A0 B0GESA3B3 100A3=B3A2B2 100A3=B3A2=B2A1B1 100A3=B3A2=B2A1=B1A0B0100A3=B3A2=B2A1=B1A0B0010A3B3 001A3=B3A2B2 001A3=B3A2=B2A1B1 001A3=B3A2=B2A1=B1A0B0001由于則邏輯圖2.3.4 數(shù)值比較器3多位二進(jìn)制數(shù)值比較器2) 多位有符號二進(jìn)制數(shù)值比較器有符號二進(jìn)制數(shù)一般采用補(bǔ)碼的形式進(jìn)行編碼。首先比較最高位(即符號位)，符號位不同時，符號位為“0”的那個數(shù)大；符號位相同時，由高位到低位進(jìn)行逐個

19、比較。正數(shù)，數(shù)值位所對應(yīng)的二進(jìn)制數(shù)較大的那個數(shù)大；負(fù)數(shù)，也是數(shù)值位所對應(yīng)的二進(jìn)制數(shù)較大的那個數(shù)大。請讀者自己分析該比較器結(jié)構(gòu)。 2.3.4 數(shù)值比較器4數(shù)值比較器集成電路集成4位數(shù)值比較器（74HC85 ）引腳圖A3A0、B3B0：比較數(shù)值輸入IAB：級聯(lián)輸入 QAB：比較結(jié)果輸出 功能表(1) 當(dāng)A數(shù)(A3A2A1A0)和B數(shù)(B3B2B1B0)不相等時，比較器按兩數(shù)的比較結(jié)果輸出AB或AB的信息。(2) 當(dāng)A數(shù)和B數(shù)相等時，由級聯(lián)輸入信號IAB決定數(shù)值比較器的輸出結(jié)果。2.3.5 加法器本小節(jié)介紹：1加法器原理21位二進(jìn)制加法器3多位二進(jìn)制進(jìn)位加法器4加法器集成電路2.3.5 加法器1加法

20、器原理加法器是進(jìn)行算數(shù)加法運(yùn)算的邏輯元器件，其功能是實(shí)現(xiàn)兩個二進(jìn)制數(shù)的加法操作。2.3.5 加法器21位二進(jìn)制加法器兩個1位二進(jìn)制數(shù)的加法運(yùn)算有兩種情況：一種只考慮兩個加數(shù)本身，而不考慮由低位來的進(jìn)位，這種加法運(yùn)算稱為半加運(yùn)算。實(shí)現(xiàn)半加運(yùn)算的邏輯電路半加器。另一種除了考慮兩個加數(shù)外，還考慮由低位來的進(jìn)位，這種加法運(yùn)算稱為全加運(yùn)算。實(shí)現(xiàn)全加運(yùn)算的邏輯電路全加器2.3.5 加法器21位二進(jìn)制加法器1) 半加器0 00 11 01 10 01 01 00 1真值表函數(shù)式A +B = S (和) Cout (進(jìn)位)邏輯圖邏輯符號2.3.5 加法器2) 全加器 A + B + Cin ( 低位進(jìn)位 )

21、= S ( 和 ) Cout ( 向高位進(jìn)位 )真值表函數(shù)式輸 入輸 出ABCinSCout0000010100111001011101110 01 01 00 11 00 10 11 1函數(shù)式邏輯圖邏輯符號2.3.5 加法器3多位二進(jìn)制進(jìn)位加法器1) 串行(行波)進(jìn)位加法器優(yōu)點(diǎn)：電路簡單、連接方便。缺點(diǎn)：必須等到低位相加完成，形成進(jìn)位后才能進(jìn)行高位相加，因而運(yùn)算速度較慢。完成 n 位二進(jìn)制數(shù)加法運(yùn)算需要ntpd時間。tpd1個全加器的傳輸延遲時間2.3.5 加法器2) 超前進(jìn)位加法器超前進(jìn)位，指來自低位的進(jìn)位信號直接通過邏輯電路獲得，這樣可以大大提高運(yùn)算速度。4位超前進(jìn)位加法器的邏輯函數(shù) 由

22、于 定義生成函數(shù)Gi = AiBi，傳送函數(shù)則 由得超前進(jìn)位邏輯S表達(dá)式的變換超前進(jìn)位加法器的邏輯2.3.5 加法器3) 有符號二進(jìn)制數(shù)加法器前面介紹的加法器，可實(shí)現(xiàn)無符號數(shù)的加法運(yùn)算，以原碼進(jìn)行運(yùn)算，進(jìn)位作為運(yùn)算結(jié)果的最高位。有符號數(shù)的加法以補(bǔ)碼進(jìn)行運(yùn)算，由于補(bǔ)碼可以將減法轉(zhuǎn)換為加法，所以利用補(bǔ)碼可以統(tǒng)一加減法運(yùn)算。 2.3.5 加法器分析：n位有符號數(shù)的加法運(yùn)算設(shè)加數(shù)A=An-1A1A0 (An-1為符號位)B=Bn-1B1B0 (Bn-1為符號位)和S=Sn-1S1S0 (Sn-1為符號位)情況1：A和B異號，求和結(jié)果S的值一定正確例： 1101A=-3+0110B=+61 0011S=

23、3情況2：A和B同號，求和結(jié)果S的值可能正確，也可能不正確。 例：1110A=-2+1101B=-31 1011S=-51010A=-6+1001B=-71 0011S=3結(jié)果正確結(jié)果不正確原因：n位二進(jìn)制補(bǔ)碼數(shù)的數(shù)值范圍是-2n-12n-1-1，當(dāng)和S的值超出此范圍時(即溢出)，結(jié)果一定不正確。如何判斷是否有溢出呢？令Cn-2表示符號位低一位向符號位的進(jìn)位，Cn-1表示符號位向符號位高一位的進(jìn)位。溢出標(biāo)志OF定義為：OF=Cn-2 Cn-1。如果： Cn-2 Cn-1=(00)或(11)，OF = 0，表示無溢出； Cn-2 Cn-1=(01)或(10)，OF = 1，表示有溢出。對溢出的處

24、理方法：當(dāng)產(chǎn)生溢出時，如果和的位數(shù)可以擴(kuò)展，即擴(kuò)大了和的數(shù)值范圍，則結(jié)果是正確的。邏輯圖1010+1001=1 0011即 - 6 - 7 = -13101010010011101111000101000111001100+0101=0 0001即 - 4 + 5 = 1對溢出的處理方法：如果和的位數(shù)不能擴(kuò)展，運(yùn)算結(jié)果一定是不正確的。常用的處理方法有： 飽和法：計(jì)算結(jié)果在最大值(2n-1-1)或最小值(-2n-1) 邏輯圖10101001001110111000101000111010000001對溢出的處理方法： 移位法：以進(jìn)位位作為結(jié)果的最高位，然后右移一位作為加法的結(jié)果。邏輯圖10101

25、0010011101110001010001110100100012.3.5 加法器4加法器集成電路1) 集成的4位加法器：74HC83、74HC283，4位二進(jìn)制超前進(jìn)位加法器。 引腳圖功能舉例輸 入輸 出CINA3A2A1A0B3B2B1B0COUTS3S2S1S0例1LHLHLHLLHHLLHH例2HLHHHHHLLHLHLL注： H高電平；L低電平。 例1實(shí)現(xiàn)的運(yùn)算：0+1010+1001=1 0011，相當(dāng)于十進(jìn)制數(shù) 0+10+9=19。 例2實(shí)現(xiàn)的運(yùn)算：1+0111+1100=1 0100，相當(dāng)于十進(jìn)制數(shù) 1+7+12=20。2.4 組合邏輯電路的設(shè)計(jì)2.4.1 組合邏輯電路的設(shè)計(jì)

26、方法2.4.2 組合邏輯電路的設(shè)計(jì)舉例2.4.3 利用已有組合集成電路實(shí)現(xiàn)其他組合邏輯函數(shù)2.4.1 組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)步驟：(1) 分析設(shè)計(jì)要求，將文字描述的設(shè)計(jì)要求抽象成輸出變量與輸入變量的邏輯關(guān)系，列出功能表。(2) 列真值表。首先定義變量名稱，對各輸入、輸出信號的狀態(tài)進(jìn)行賦值，列真值表。(3) 寫出邏輯表達(dá)式并進(jìn)行化簡。 (4) 根據(jù)所選擇的門電路的類型，變換最簡表達(dá)式，以便用所選擇的門電路實(shí)現(xiàn)。(5) 根據(jù)邏輯表達(dá)式畫出邏輯電路圖。2.4.2 組合邏輯電路的設(shè)計(jì)舉例【例2-6】 設(shè)計(jì)一舉重比賽的裁判表決電路。（1）分析設(shè)計(jì)要求。三名裁判的判定信號作為輸入信號，最終判定結(jié)果作為

27、輸出信號。根據(jù)規(guī)則，列出功能表。裁判1裁判2裁判3最終失敗成功(2) 列真值表。設(shè)定變量：輸入A、B、C 代表裁判1、裁判2、裁判3；輸出Y 代表最終結(jié)果。狀態(tài)賦值：A、B、C：0 失敗1 成功Y：0 失敗1 成功 ABCY00000101001110010111011100010111(3) 化簡邏輯函數(shù)。ABCY00000010010001111000101111011111真值表卡諾圖最簡與或式(4) 變換表達(dá)式。 (5) 畫邏輯圖。 2.4.2 組合邏輯電路的設(shè)計(jì)舉例【例2-7】 設(shè)計(jì)一個道路交通信號燈故障檢測電路。(1) 分析設(shè)計(jì)要求。當(dāng)三盞燈全滅或兩盞及兩盞以上燈亮?xí)r，應(yīng)產(chǎn)生故障報(bào)

28、警。 紅燈黃燈綠燈是否報(bào)警滅滅滅滅滅亮滅亮滅滅亮亮亮滅滅亮滅亮亮亮滅亮亮亮是否否是否是是是(2) 列真值表。設(shè)定變量：R(red)紅燈Y(yellow)黃燈G(green)綠燈Z報(bào)警信號狀態(tài)賦值：R、Y、G ：0 燈滅 1 燈亮Z：0 不報(bào)警1 報(bào)警 RYGZ00000101001110010111011110010111(3) 化簡邏輯函數(shù)。真值表卡諾圖最簡與或式RYGZ00010010010001111000101111011111(4) 變換表達(dá)式。 (5) 畫邏輯圖。 2.4.2 組合邏輯電路的設(shè)計(jì)舉例【例2-8】 設(shè)計(jì)一個4位的原碼-補(bǔ)碼轉(zhuǎn)換器。(1) 分析設(shè)計(jì)要求。 有4位輸入（原碼）、4位輸出（補(bǔ)碼）(2) 列真值表。設(shè)定變量：4位原碼輸入為A(A3A2A1A0)4位補(bǔ)碼輸出為Y(Y3Y2Y1Y0)， 輸 入輸 出十進(jìn)制數(shù)A3A2A1A0Y3Y2Y1Y000000000000010001100100010200110011301000100401010101501100110601110111710000000-010011111-11010