實(shí)驗(yàn)3多層次結(jié)構(gòu)電路的設(shè)計(jì)

1、 實(shí)驗(yàn)三：多層次結(jié)構(gòu)電路的設(shè)計(jì)班級(jí)：學(xué)生姓名：實(shí)驗(yàn)口期：實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉QuartusII軟件的基本操作，掌握用VerilogHDL進(jìn)行輸入設(shè)計(jì)的基本方法，學(xué)會(huì)多層次結(jié)構(gòu)電路的設(shè)計(jì)以及進(jìn)行圖文混合設(shè)計(jì)的方法。實(shí)驗(yàn)平臺(tái)：GW48-CK實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)實(shí)驗(yàn)內(nèi)容:1：圖文混合層次化設(shè)計(jì)（8位累加器的設(shè)計(jì)）2：設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器1：圖文混合層次化設(shè)計(jì)（8位累加器的設(shè)計(jì)）邏輯功能分析：在每個(gè)時(shí)鐘上跳沿到來(lái)時(shí)，対輸入的8位數(shù)據(jù)進(jìn)行累加，輸出累加和。設(shè)計(jì)累加器分為兩個(gè)模塊，一個(gè)是8位全加器，一個(gè)是8位寄存器。全加器負(fù)責(zé)對(duì)不斷輸入的數(shù)據(jù)和進(jìn)位進(jìn)行累加，寄存器負(fù)貴暫存累加和，并把累加和輸出并反饋到

2、累加器輸入端，以進(jìn)行卜一次累加。在劃分好模塊后，再把每個(gè)模塊的端II和連接關(guān)系設(shè)計(jì)好，就可以設(shè)計(jì)各個(gè)功能模塊。項(xiàng)目名：ldd&bdf圖1內(nèi)部框圖：文件名：add8.bdf、reg8.bdf步驟：建立工程L_add8,再建立2個(gè)VerilogHDL文件:add8.v和reg&v8位全加器addS.v代碼moduleadd8(cout,sum,a,b,cin);parametersize=8;outputcout;outputsize-l:0sum;inputcin;inputsize-l:Oa,b;assigncout,sum=a+b+cin;endmodule8位寄存器reg8.v代碼：mod

3、ulereg8(qout4n,clk,clr);inputclkclr;input7:0in;output7:0qout;reg7:0qout;always(posedgeelkorposedgeclr)beginif(clr)qout=0;異步清零elseqout-974378，否74379応74381門(mén)否74382ii74385:盤(pán)蠶：L-974393=?7gq治Nane:74390743901CLR1CLKA11CLIOL2CLR12CLKA丄2CLK31QA-41QB4QC-41QD|2OA2QB|2QC-42QD-4LIPUALCOyNTER.j廠Repeat-insertrnocf

4、e廠InsertsymbolasbbckILounchMcgdWizardPlugIMegaWizaidPlug-InManager.OKCancel圖3調(diào)出元件743901、設(shè)計(jì)電路原理圖，頻率計(jì)的核心元件之一是含有時(shí)鐘使能及進(jìn)位擴(kuò)展輸出的十進(jìn)制計(jì)數(shù)器。為此這里擬用一個(gè)雙十進(jìn)制計(jì)數(shù)74390和其它一些輔助元件來(lái)完成。電路原理圖應(yīng)該如圖2所示。圖中，74390連接成兩個(gè)獨(dú)立的十進(jìn)制計(jì)數(shù)器，待測(cè)頻率信號(hào)elk通過(guò)一個(gè)與門(mén)進(jìn)入74390的計(jì)數(shù)器1的時(shí)鐘輸入端1CLKA,與門(mén)的另一端由計(jì)數(shù)使能信號(hào)enb控制：當(dāng)enb=1時(shí)允許計(jì)數(shù)；enb=0時(shí)禁止計(jì)數(shù)。計(jì)數(shù)器1的4位輸出q、q、ql和q0并成總線表

5、達(dá)方式即q3.0,由圖2左下角的OUTPUT輸出端口向外輸出計(jì)數(shù)値，同時(shí)由一個(gè)4輸入與門(mén)和兩個(gè)反相器構(gòu)成進(jìn)位信號(hào)進(jìn)入第2個(gè)計(jì)數(shù)器的時(shí)鐘輸入端2CLKA。第2個(gè)計(jì)數(shù)器的4位計(jì)數(shù)輸出是q7、q6、q5和q4,總線輸出信號(hào)是q7.4。這兩個(gè)計(jì)數(shù)器的總的進(jìn)位信號(hào)，即可用丁擴(kuò)展輸出的進(jìn)位信號(hào)由一個(gè)6輸入與門(mén)和兩個(gè)反相器產(chǎn)生，由cout輸出。ch是計(jì)數(shù)器的清零信號(hào)。2、計(jì)數(shù)器電路實(shí)現(xiàn)，在此首先從實(shí)現(xiàn)圖2所示的電路的繪制和測(cè)試開(kāi)始，在Symbol對(duì)話框中找到74390元件(圖3)。將74390及其它輸入輸出元件在窗口中放置并連接。繪制過(guò)程中應(yīng)特別注意圖形設(shè)計(jì)規(guī)則中信號(hào)標(biāo)號(hào)和總線的表達(dá)方式：若將一根細(xì)線變成以

6、粗線顯示的總線，可以先將其點(diǎn)擊使其變成紅色，再選Option選項(xiàng)中的LineStyle:若在某線上加信號(hào)標(biāo)號(hào)，也應(yīng)該在該線某處點(diǎn)擊使其變成紅色，然后鍵入標(biāo)號(hào)名稱(chēng)，標(biāo)有相同標(biāo)號(hào)的線段可視作連接線段，但可不必直接連接。對(duì)丁以標(biāo)號(hào)方式進(jìn)行總線連接可以如圖2那樣。例如一根8位的總線busl(7.O)欲與另3根分別為1、3、4位的連線相接，它們的標(biāo)號(hào)可分別表示為busl(0),busl(3.1),busl(7.4)o2、波形仿真，按照上節(jié)步驟5介紹的流程能夠很容易地得到圖2-24電路的仿真波形(圖4)。由波形圖4可見(jiàn)，圖2電路的功能完全符合原設(shè)計(jì)耍求：當(dāng)elk輸入時(shí)鐘信號(hào)時(shí)，clr信號(hào)具有清0功能，當(dāng)enb為高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)；當(dāng)?shù)?位計(jì)數(shù)器計(jì)到9的向高4位計(jì)數(shù)器進(jìn)位，另外由于圖4中沒(méi)有顯示高4位計(jì)數(shù)器計(jì)到9,故看不到count的進(jìn)位信號(hào)。Name?:W-cIkclrU0H7H202.0u$4.OusII6.0usI8.OusI10.0usIenb0q|3.0尋q|