計算機組成原理課程設(shè)計-超前進位加法器的設(shè)計

1、沈陽航空航天大學(xué)課程設(shè)計報告課程設(shè)計名稱：計算機組成原理課程設(shè)計課程設(shè)計題目：超前進位加法器的設(shè)計院（系）：計算機學(xué)院專 業(yè)：班 級：學(xué) 號：姓 名：指導(dǎo)教師：完成日期： TOC o 1-5 h z HYPERLINK l bookmark4 o Current Document 第1章總體設(shè)計方案1 HYPERLINK l bookmark7 o Current Document 1.1 設(shè)計原理1 HYPERLINK l bookmark13 o Current Document 1.2設(shè)計思路2 HYPERLINK l bookmark16 o Current Document 1.3設(shè)

2、計環(huán)境3 HYPERLINK l bookmark22 o Current Document 第2章詳細設(shè)計方案4 HYPERLINK l bookmark25 o Current Document 2.1頂層方案圖的設(shè)計與實現(xiàn)42.1.1創(chuàng)建頂層圖形設(shè)計文件42.1.2器件的選擇與引腳鎖定52.1.3編譯、綜合、適配7 HYPERLINK l bookmark39 o Current Document 2.2功能模塊的設(shè)計與實現(xiàn)72.2四位超前進位加法器模塊的設(shè)計與實現(xiàn)7 HYPERLINK l bookmark54 o Current Document 2.3仿真調(diào)試9 HYPERLINK

3、 l bookmark60 o Current Document 第3章 編程下載與硬件測試11 HYPERLINK l bookmark63 o Current Document 3.1編程下載11 HYPERLINK l bookmark66 o Current Document 3.2硬件測試及結(jié)果分析11 HYPERLINK l bookmark72 o Current Document 參考文獻13 HYPERLINK l bookmark86 o Current Document 附錄（程序清單或電路原理圖）14第1章總體設(shè)計方案1.1設(shè)計原理八位超前進位加法器，可以由2個四位超前

4、進位加法器構(gòu)成。由第一個四位 超前進位加法器的進位輸出作為第二個超前進位加法器的進位輸入即可實現(xiàn)八位 超前進位加法器的設(shè)計。超前進位產(chǎn)生電路是根據(jù)各位進位的形成條件來實現(xiàn)的。只要滿足下述條件， 就可形成進位C1、C2、C3、C4。所以：第一位的進位 C1=X1*Y1+(X1+Y1)*C0第二位的進位 C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0第三位的進位 C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+(X3+Y3)(X2+Y2)(X1+Y1)*C0第四位的進位 C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y

5、4)*(X3+Y3) * X2*Y2 +(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0下面引入進位傳遞函數(shù)Pi和進位產(chǎn)生函數(shù)Gi的概念。它們定義為：Pi=Xi+YiGi=Xi*YiP1的意義是：當X1和Y1中有一個為1時，若有進位輸入，則本位向高位 傳遞此進位。這個進位可以看成是低位進位越過本位直接向高位傳遞的。G1的意義是：當X1，Y1均為1時，不管有無進位輸入，本位定會產(chǎn)生向高 位的進位。將Pi，Gi代人C1C4式中，便可得；C1=G1+P1*C0式（1）C2=G2+P2*G1+P2*P1*C0式（2）C3=G3+P3

6、*G2+P3*P2*G1+P3*P2*P1*C0式（3）C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0 式（4）八位超前進位加法器可由2個四位超前進位加法器（ASD）組成，第一個四 位超前進位加法器的輸出作為第二個四位超前進位加法器的進位輸入即可形成八 位的超前進位加法器。八位超前進位加法器的原理框圖如圖1.1所示：U6IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/F UF UF UF UF UF UF UADFDA1F1A2F2A3F3BDC4B1B2B3COF UIPADIPADIPADIPADIP

7、ADIPADIPADIPADBUFBUFBUFBUFBUFBUFBUF HbufADFDA1F1A2F2A3F3BOC4B1B2B3COU7ASD/ DPADBUF食 BUF辱UF 詼 辱UF 詼 OBIIF、圖11八位超前進位加法器原理框圖1.2設(shè)計思路一個八位超前進位加法器，可以由2個四位超前進位加法器模塊構(gòu)成。四位 超前進位加法器采用Schematic設(shè)計輸入方式，頂層的四位超前進位加法器采用 原理圖設(shè)計輸入方式。采用硬件描述語言進行電路設(shè)計并實現(xiàn)上述給定進位的功能，設(shè)計的Schematic程序經(jīng)編譯、調(diào)試后形成lll*.bit文件并下載到XCV200可編程邏輯芯 片中，經(jīng)硬件測試驗證設(shè)

8、計的正確性。1.3設(shè)計環(huán)境硬件環(huán)境：偉福COP2000型計算機組成原理實驗儀、XCV200實驗板、微 機； EDA 環(huán)境：Xilinx Foundation F3.1 設(shè)計軟件、ModulSim EDA 仿真軟件。第2章詳細設(shè)計方案2.1頂層方案圖的設(shè)計與實現(xiàn)頂層方案圖實現(xiàn)一位全加器的邏輯功能，采用原理圖設(shè)計輸入方式完成，電 路實現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸入/輸出 信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定并進行硬件測試，檢 驗硬件測試結(jié)果與軟件仿真結(jié)果是否相等，由此判斷出八位超前進位加法器的設(shè) 計是否符合要求。2.1.1創(chuàng)建頂層圖形設(shè)計文件

9、頂層圖形文件由2個超前進位加法器（ASD）構(gòu)成，實現(xiàn)17位輸入9位輸出。 八位超前進位加法器可由2個四位超前進位加法器（ASD）組成，第一個四位超 前進位加法器的輸出作為第二個四位超前進位加法器的進位輸入即可形成八位的 超前進位加法器。并且，U6輸入端的A0A3為第一個數(shù)的低四位（A0為最低位）， U6輸入端的B0B3為第二個數(shù)的低四位（B0為最低位），U6輸入端的進位輸入 C0初始設(shè)置為0； U7輸入端的A0A3為第一個數(shù)的高四位（A3為第一個數(shù)的 最高位），U7輸入端的B0B3為第二個數(shù)的高四位（B3為第二個數(shù)的最高位）； U6輸出端的F0F3為兩個數(shù)相加和的低四位（F0為最低位），U7輸

10、出端的F0F3 為兩個數(shù)相加和的高四位（F3為高位），并且U7輸出端的C4為進位輸出端（即 兩個數(shù)加和的最高位）。可以用表達式表示兩個數(shù)相加為：A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=C4F7F6F5F4F3F2F1F0可利用Xilinx Foundation F3.1實現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件結(jié)構(gòu) 如圖2.1所示：2.1.2器件的選擇與引腳鎖定器件的選擇由于硬件設(shè)計環(huán)境是基于偉福COP2000型計算機組成原理實驗儀和XCV200 實驗板，故采用的目標芯片為Xilinx XCV200可編程邏輯芯片。引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到Xil

11、inx XCV200芯片指定的引腳上 去，實現(xiàn)芯片的引腳鎖定，為硬件測試做好準備工作。各信號及Xilinx XCV200 芯片引腳對應(yīng)關(guān)系如圖2.1和表2.1所示：LOC=P41LOC=P40LOC=P39LOC=P38LOC=P47LOC=P48LOC=P49LOC=P50LOC=P63LOC=P36IPADLOC=P35IPADLOC=P34IPADLOC=P33IPADLOC=P53IPADLOC=P54IPADLOC=P55IPADLOC=P56IPADQBUFBUFBUFF uF uF uF uF uF uF uF uF uF uADFDA1F1A2F2A3F3BDC4B1B2B3C

12、OU6MUFMUF OPAD并 F OPAD項阿 OPAD爻日UFeOBUF、LOC=P184LOC=P178LOC=P152LOC=P147LOC=P78ASD圖2.1表2.1八位超前進位加法器對應(yīng)XCV200芯片引腳輸入/輸出信號和XCV200芯片引腳對應(yīng)關(guān)系輸入信號XCV200芯片引腳輸出信號XCV200芯片引腳A0LOC=P41F0LOC=P110A1LOC=P40F1LOC=P111A2LOC=P39F2LOC=P203A3LOC=P38F3LOC=P185A4LOC=P36F4LOC=P184A5LOC=P35F5LOC=P178A6LOC=P34F6LOC=P152A7LOC=P

13、33F7LOC=P147B0LOC=P47C4LOC=P78B1LOC=P48B2LOC=P49B3LOC=P50B4LOC=P53B5LOC=P54B6LOC=P55B7LOC=P56C0LOC=P632.1.3編譯、綜合、適配利用Xilinx編譯器對頂層圖形文件進行編譯、綜合、優(yōu)化、邏輯分割、適配 和布線，生成可供時序仿真的文件和器件下載編程文件。2.2功能模塊的設(shè)計與實現(xiàn)八位超前進位加法器采用Schematic設(shè)計輸入方式，由2個四位超前進位加 法器構(gòu)成，四位超前進位加法器的內(nèi)部采用門電路設(shè)計并引入了進位傳遞函數(shù)Pi 和進位產(chǎn)生函數(shù)Gi的概念。2.2四位超前進位加法器模塊的設(shè)計與實現(xiàn)根據(jù)

14、上面在1.1中講述的四位超前進位加法器的設(shè)計原理那樣，四位超前進 位加法器的實現(xiàn)是建立在進位C1，C2, C3, C4的基礎(chǔ)之上的。所以，由于上面第1章第1節(jié)中關(guān)于進位C1，C2, C3, C4已經(jīng)進行了詳細的 講述，根據(jù)式（1）、（2）、（3）、（4）可以畫出四位超前進位加法器的邏輯圖。九個輸入分別用表示A0、A1、A2、A3、B0、B1、B2、B3、C0，輸出用F0、F1、 F2、F3、C4表示，形成的Schematic四位加法器芯片用ASD來命名。四位超前進 位加法器的邏輯圖如圖2.2所示：（1）創(chuàng)建Schematic原理圖（及四位超前進位加法器的邏輯圖）圖2.2四位超前進位加法器的邏輯

15、圖（2）功能仿真對創(chuàng)建的四位超前進位加法器（ASD）進行功能仿真，驗證其功能的正確性， 可用Xilinx編譯器的Simulator模塊實現(xiàn)。則A3A2A1A0+B3B2B1B0+C0=C4F3F2F1F0四位超前進位加法器的結(jié)果圖、波形仿真圖如2.3、2.4所示，將兩個圖的結(jié) 果與理論計算結(jié)果進行比較驗證，由此判斷四位超前進位加法器（ASD）的設(shè)計 是否正確，若兩個圖的結(jié)果與理論計算結(jié)果一致，那么說明四位超前進位加法器 的設(shè)計完全正確。四位超前進位加法器的結(jié)果圖、波形仿真圖如圖2.3、2.4所示:HU9A0F0 -0A1F1 -0A2F2 -HA3F3 -KB0C4 -KB10B20B3000

16、-0-0-0ASDU9.A3 - .CsU9.A2 - .CsU9.A1 -.CsU9.A0 -.CsU9.B3 - .CsU9.B2 - .CsU9.B1 -.CsU9.B0 -.CsU9.C0 -.Cs口U9.C4 - .OU9.F3 -.OU9.F2 -.OU9.F1 - .OU9.F0 - .圖2.3四位超前進位加法器的結(jié)果圖a_l Test Vector State S.ILow I I_High-1 FUnkn_X 11 High_ZI W| 些 | 三 ll 二Bus StateHold Ctrl key to drag transitions.Snmll Mnm I Fast

17、I Hain圖2.4四位超前進位加法器的波形仿真2.3仿真調(diào)試仿真調(diào)試主要驗證設(shè)計電路邏輯功能、時序的正確性，本設(shè)計中主要采用功 能仿真方法對設(shè)計的電路進行仿真。功能仿真波形結(jié)果如圖2.6所示，對仿真數(shù) 據(jù)結(jié)果與理論計算結(jié)果進行對比（理論計算結(jié)果為：11100011+00111100+0=10001111），可以看出功能仿真結(jié)果是正確的，進而說明 電路設(shè)計的正確性。八位超前進位加法器的結(jié)果圖、波形仿真圖如圖2.5、2.6所 示：AOFOAlFlA2F2A3F3&3C4BlB2B3COAOFOAlFlA2F2A3F3BOC4BlB2B3COF u BF u BF u BF u BASD圖2.5八

18、位超前進位加法器的結(jié)果圖U7.A3 - .CsU7.A2 - .CsU7.Al -.CsU7.AO -.CsU6.A3 - .CsU6.A2 - .CsU6.Al -.CsU6.AO -.CsU7,B3 - .CsU7,B2 - .CsU7.Bl -.CsU7.BO -.CsU6,B3 - .CsU6,B2 - .CsU6.Bl -.CsU6.BO -.CsU6.C0 -.Cs口U7,C4 - .口U7,F3 -.OU7.F2 -.OU7.Fl - .口U7.FO - .口U6,F3 -.OU6.F2 -.OU6.Fl - .口U6.FO - .圖2.6八位超前進位加法器的波形仿真I-Low

19、I IH 倒L 11 Unkr_X I f Hlgh_z| IiJI. - |R IPHold Ctrl key to drag transitions.Ginmil Mom I Fas十 I Hain第3章編程下載與硬件測試3.1編程下載利用Xilinx的編程下載功能，將得到的lll*.bit文件下載到XCV200實驗板的 XCV200可編程邏輯芯片中。3.2硬件測試及結(jié)果分析利用XCV200實驗板進行硬件功能測試。八位超前進位加法器的輸入數(shù)據(jù)通 過XCV200實驗板的輸入開關(guān)K4、K3、K2實現(xiàn)，輸出數(shù)據(jù)通過XCV200實驗板 的LED指示燈實現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。表3.1 XCV

20、200實驗板信號對應(yīng)關(guān)系XCV200芯片引腳信號XCV200實驗板A7A0K4B7B0K3C0K2： 7F7F0A7A0C4B7輸入兩個參數(shù)作為輸入數(shù)據(jù)，測試輸出結(jié)果，即用XCV200實驗板的開關(guān)K2,K3, K4輸入數(shù)據(jù)，同時觀察B7、A7A0的輸出。理論運算的結(jié)果是：C4F7F6F5F4F3F2F1F0=A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=10100100+01101 100+0=010010111將硬件測試結(jié)果與理論運算結(jié)果進行比較，驗證設(shè)計的八位超前進位加法器的計算結(jié)果是否正確，有圖3.1可知八位超前進位加法器的計算結(jié)果與理論值相 等，說明設(shè)計的八位超前進位加法器正確。經(jīng)過軟件編譯形成lll*bit文件，打開 COP2000并開啟試驗箱，首先進行串口通信測試，串口通信測試成功后，點擊 FPGA編程，選中l(wèi)ll*bit文件進行下載，下載完成后將K4設(shè)置為10100100，K3 設(shè)置為01101100，K2： 7設(shè)置為0，觀察輸出B7和A7A0的變化情況。硬